專利名稱：擴(kuò)展eplc輸入點(diǎn)數(shù)模塊的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種可編程控制器，尤其是可編程控制器中的輸入擴(kuò)展模塊，具體地說是擴(kuò)展EPLC輸入點(diǎn)數(shù)模塊。
背景技術(shù)：
目前，可編程控制器PLC由于結(jié)構(gòu)簡單、編程方便、性能優(yōu)異和應(yīng)用方便等特點(diǎn)， 尤其近年來通用可編程邏輯控制器和微型智能可編程器的開發(fā)應(yīng)用，使得PLC成為當(dāng)今用途最為廣泛的工業(yè)控制器。但是隨著應(yīng)用復(fù)雜度的提高，PLC的應(yīng)用瓶頸也顯示出來，嵌入式智能可編程邏輯控制器，主模塊輸入點(diǎn)數(shù)范圍一般從16點(diǎn)到60點(diǎn)，但是一部分輸入口復(fù)用于控制和通訊接口之后，留作輸入的只有30根左右。對于大于30點(diǎn)的模塊必須考慮輸入的擴(kuò)展。目前，通常采用多級PLC控制的方式，將使整個控制系統(tǒng)的復(fù)雜程度大大提高， 而且系統(tǒng)的運(yùn)行不穩(wěn)定。

發(fā)明內(nèi)容
本發(fā)明的目的是針對嵌入式可編程控制器可用輸入接口較少、采用多級PLC又存在復(fù)雜程度高、系統(tǒng)不穩(wěn)定的問題，提出擴(kuò)展EPLC輸入點(diǎn)數(shù)模塊。本發(fā)明的技術(shù)方案是
擴(kuò)展EPLC輸入點(diǎn)數(shù)模塊，它為一 SPI輸入擴(kuò)展電路，所述的SPI輸入擴(kuò)展電路的信號輸出端口與PLC控制器中SPI模塊的主入從出口相連，SPI輸入擴(kuò)展電路的時鐘信號端與 PLC控制器中SPI模塊的時鐘信號端相連。本發(fā)明的SPI輸入擴(kuò)展電路包括多個依次串接的移位寄存器，各移位寄存器的信號輸入端作為輸入模塊的輸入口，首個移位寄存器的串行信號輸出端與下一移位寄存器的串行信號輸入端相連，末個移位寄存器的串行信號輸出端與PLC控制器中SPI模塊的主出從入口相連。本發(fā)明的SPI輸入擴(kuò)展電路的移位寄存器為兩個。本發(fā)明的SPI輸入擴(kuò)展電路的移位寄存器均是并行輸入、串行輸出移位寄存器。本發(fā)明的有益效果
本發(fā)明的同步串行輸入接口，為一串行數(shù)據(jù)流在同步時鐘的作用下移入的設(shè)備。利用 SPI總線時鐘速度、數(shù)據(jù)位長度、時鐘模式可以編程靈活控制的特點(diǎn)，具有不需要進(jìn)行尋址操作優(yōu)勢。本發(fā)明是將SPI總線與移位寄存器相結(jié)合，擴(kuò)展嵌入式智能可編程邏輯控制器主模塊輸入的設(shè)計(jì)方案。該電路設(shè)計(jì)簡單，成本較低，而且輸入擴(kuò)展是個相對獨(dú)立的模塊， 應(yīng)用起來方便、可靠，將使得這種擴(kuò)展設(shè)計(jì)廣泛的應(yīng)用到嵌入式智能可編程邏輯控制器上， 有效解決了輸入接口不足的問題。本發(fā)明提出了一種通過SPI總線與移位寄存器相結(jié)合擴(kuò)展16路輸入的設(shè)計(jì)方法。 SPI總線模塊三線工作在Master方式下，向HC165提供時鐘輸入。主模塊中，TMS470R1A288 的SPIl用于主模塊與擴(kuò)展模塊輸入之間的通訊，SPI2用來擴(kuò)展主模塊的輸入點(diǎn)數(shù)。SPI的信號線SPI2主入從出(SOMI)用于擴(kuò)展輸入點(diǎn)數(shù)，連接HC165的串行輸出端。


圖1是基于TMS470R1A288微處理器的嵌入式PLC系統(tǒng)框圖。圖2是本發(fā)明的SPI輸入擴(kuò)展電路的電路圖。圖3是本發(fā)明的SPI輸入控制流程圖。
具體實(shí)施例方式下面結(jié)合附圖和實(shí)施例對本發(fā)明作進(jìn)一步的說明。如圖1所示，擴(kuò)展EPLC輸入點(diǎn)數(shù)模塊，它為一 SPI輸入擴(kuò)展電路，所述的SPI輸入擴(kuò)展電路的信號輸出端口與PLC控制器中SPI模塊的主入從出口相連，SPI輸入擴(kuò)展電路的時鐘信號端與PLC控制器中SPI模塊的時鐘信號端相連。本發(fā)明的SPI輸入擴(kuò)展電路包括多個依次串接的移位寄存器(型號可為HC165)， 各移位寄存器的信號輸入端作為輸入模塊的輸入口，首個移位寄存器的串行信號輸出端與下一移位寄存器的串行信號輸入端相連，末個移位寄存器的串行信號輸出端與PLC控制器中SPI模塊的主出從入口相連。本發(fā)明的SPI輸入擴(kuò)展電路的移位寄存器為兩個。本發(fā)明的SPI輸入擴(kuò)展電路的移位寄存器均是并行輸入、串行輸出移位寄存器。如圖2所示，HC165擴(kuò)展16路輸入的原理圖，兩片HC165為級聯(lián)的關(guān)系，Ul的串行輸出端QH連接到U2的串行輸入端SER，而U2的串行輸出端QH連接到TMS470R1A288的SPI 總線SPI2S0MI。兩片HC165的時鐘輸入端同時接到SPI的時鐘信號SPI2CLK。TMS470R1A288 的另外一個控制信號為UDTX，同時連接到Ul和U2的并行信號裝入端SH_LD。UDTX上的濾波電容Cl的容值需要根據(jù)信號的實(shí)際應(yīng)用速率選取。當(dāng)SH_LD為低電平時，HC165會裝入并行輸入信號，所以在UDTX上加上拉電阻Rl 使CPU在不發(fā)出裝入信號時SH_LD保持高電平。另外，SPI2CLK加下拉電阻R2保證在CPU 上電初始化時SPI的時鐘信號處于一個固定的狀態(tài)，不至于是不確定的雜亂信號；另外要滿足本設(shè)計(jì)中選取的SPI時鐘模式的要求，SPI2CLK在初始狀態(tài)時必須處于低電平。根據(jù)HC165的原理，8位并行輸入數(shù)據(jù)裝入移位寄存器后，最高位H直接輸出到了串行輸出端QH，當(dāng)?shù)谝粋€移位時鐘脈沖SPI2CLK的上升沿到來時，HC165的最高位H將從QH 丟失，第七位輸入G (LX17)的狀態(tài)將會出現(xiàn)在QH。而且，SPI對SPIS0MI的數(shù)據(jù)是在移位時鐘脈沖SPI2CLK的下降沿采樣并鎖存的。如果8位輸入信號對應(yīng)的接到HC165的輸入端 A H的話，將會造成輸入數(shù)據(jù)的最高位丟失。因此，U2的并行輸入最高位H管腳接地，而 8位并行輸入的最低位LXlO接到了下一級芯片Ul的最高位H。圖2中的這種設(shè)計(jì)可以使 SPI采樣到的第一個數(shù)據(jù)是LX17，而第八個數(shù)據(jù)是LX10。SPI在同步時鐘的作用下讀入外部數(shù)據(jù)時，數(shù)據(jù)的第一位(HC165的第七位G)首先移入接收寄存器SPI2DAT0的最低位，然后依次向最高位移位。也就是說首先移入的數(shù)據(jù)位最終是SPI讀入數(shù)據(jù)的最高位，這就決定了外部擴(kuò)展輸入LXlO LX17和LX20 LX27 在HC165上的排列順序，為了方便于在程序中將LXlO LX17作為一個字節(jié)處理，那么在 HC165的接線上應(yīng)該從LX17 LXlO由高到低排列。
本發(fā)明中，電源采用3. 3V直流電，考慮系統(tǒng)外引線對PLC的干擾，LXlO LX17和 LX20 LX27接經(jīng)過光耦隔離和門電路整形后的輸入信號，而且電路中使用很多濾波電容， 以降低擴(kuò)展電路對PLC主模塊的干擾。本發(fā)明未涉及部分均與現(xiàn)有技術(shù)相同或可采用現(xiàn)有技術(shù)加以實(shí)現(xiàn)。
權(quán)利要求
1.一種擴(kuò)展EPLC輸入點(diǎn)數(shù)模塊，其特征是它為一 SPI輸入擴(kuò)展電路，所述的SPI輸入擴(kuò)展電路的信號輸出端口與PLC控制器中SPI模塊的主入從出口相連，SPI輸入擴(kuò)展電路的時鐘信號端與PLC控制器中SPI模塊的時鐘信號端相連。
2.根據(jù)權(quán)利要求1所述的擴(kuò)展EPLC輸入點(diǎn)數(shù)模塊，其特征是所述的SPI輸入擴(kuò)展電路包括多個依次串接的移位寄存器，各移位寄存器的信號輸入端作為輸入模塊的輸入口，首個移位寄存器的串行信號輸出端與下一移位寄存器的串行信號輸入端相連，末個移位寄存器的串行信號輸出端與PLC控制器中SPI模塊的主出從入口相連。
3.根據(jù)權(quán)利要求2所述的擴(kuò)展EPLC輸入點(diǎn)數(shù)模塊，其特征是所述的SPI輸入擴(kuò)展電路的移位寄存器為兩個。
4.根據(jù)權(quán)利要求2所述的擴(kuò)展EPLC輸入點(diǎn)數(shù)模塊，其特征是所述的SPI輸入擴(kuò)展電路的移位寄存器均是并行輸入、串行輸出移位寄存器。
全文摘要
本發(fā)明公開了擴(kuò)展EPLC輸入點(diǎn)數(shù)模塊，它為一SPI輸入擴(kuò)展電路，所述的SPI輸入擴(kuò)展電路的信號輸出端口與PLC控制器中SPI模塊的主入從出口相連，SPI輸入擴(kuò)展電路的時鐘信號端與PLC控制器中SPI模塊的時鐘信號端相連。本發(fā)明是將SPI總線與移位寄存器相結(jié)合，擴(kuò)展嵌入式智能可編程邏輯控制器主模塊輸入的設(shè)計(jì)方案。該電路設(shè)計(jì)簡單，成本較低，而且輸入擴(kuò)展是個相對獨(dú)立的模塊，應(yīng)用起來方便、可靠，將使得這種擴(kuò)展設(shè)計(jì)廣泛的應(yīng)用到嵌入式智能可編程邏輯控制器上，有效解決了輸入接口不足的問題。
文檔編號G05B19/05GK102393673SQ20111038905
公開日2012年3月28日 申請日期2011年11月30日 優(yōu)先權(quán)日2011年11月30日
發(fā)明者俞阿龍, 曹鳳蓮, 李正, 李磊 申請人:淮陰師范學(xué)院