專利名稱：低壓差線性穩(wěn)壓電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路技術(shù)領(lǐng)域，特別涉及一種低壓差線性穩(wěn)壓電路。
背景技術(shù)：
低壓差線形穩(wěn)壓電路(Low Dropout Regulator, LD0)是降壓型直流線性穩(wěn)壓器，隨著SOC技術(shù)的發(fā)展其在計(jì)算機(jī)、通訊、儀器儀表、消費(fèi)類電子、攝像監(jiān)控等行業(yè)應(yīng)用無(wú)處不在。雖然與DC-DC開(kāi)關(guān)電壓轉(zhuǎn)換器相比，LDO的效率低一些，但是它具有外圍元件少、紋波小、噪聲低、芯片面積小、電路結(jié)構(gòu)簡(jiǎn)單等優(yōu)點(diǎn)，所以LDO在電源管理類芯片中一直占有很大的比重。隨著集成度的提高，越來(lái)越多的LDO作為片上系統(tǒng)(System on Chip，S0C)芯片的子模塊給某個(gè)關(guān)鍵的模塊供電而集成到該SOC芯片中，而功能強(qiáng)大的SOC芯片中集成多個(gè)LDO模塊給不同的模塊供電已很普遍了。同時(shí)隨著SOC系統(tǒng)的工作頻率不斷提高，其中的數(shù)·字電路帶來(lái)電源干擾也越來(lái)越嚴(yán)重，這就需要LDO有高速瞬態(tài)響應(yīng)速度、高輸出電壓控制精度、高電源抑制比(Power Supply Rejection Ratio, PSRR)、低噪聲等性能要求。圖I示出了現(xiàn)有的一種LDO電路示意圖。參考圖I，所述LDO穩(wěn)壓器電路是由誤差放大器0P、中間buffer級(jí)、PMOS調(diào)整晶體管MP、分壓反饋網(wǎng)絡(luò)、輸出電路、米勒補(bǔ)償電路構(gòu)成的單環(huán)負(fù)反饋系統(tǒng)。具體地，所述分壓反饋網(wǎng)絡(luò)包括第一電阻Rfl和第二電阻Rf2。所述第一電阻RH和第二電阻Rf2組成分壓?jiǎn)卧?，分壓電壓VFB被反饋至誤差放大器OP的正相輸入端。所述誤差放大器OP的負(fù)相輸入端接收基準(zhǔn)電壓vref。所述輸出電路由等效串聯(lián)電阻ESR和輸出電容CO組成。輸出電路不僅可以減小由于負(fù)載突變時(shí)導(dǎo)致的輸出電壓紋波，而且還能為系統(tǒng)的負(fù)反饋環(huán)路提供一個(gè)高頻零點(diǎn)。所述米勒補(bǔ)償電路包括米勒補(bǔ)償電阻Re和米勒補(bǔ)償電容Ce，用于對(duì)誤差放大器OP輸出端的極點(diǎn)和PMOS調(diào)整晶體管MP漏極的極點(diǎn)進(jìn)行補(bǔ)償，使反饋環(huán)路在各種負(fù)載條件下都能穩(wěn)定。為了保證輸出電壓No的精度及在低頻工作時(shí)的高PSRR，通常要求誤差放大器OP具有較高增益，而高增益導(dǎo)致誤差放大器OP的輸出節(jié)點(diǎn)阻抗很大。這樣將使得PSRR的主極點(diǎn)很低，超過(guò)該極點(diǎn)后PSRR以20dB/10倍頻程快速滾降。另外，為了讓LDO有足夠的驅(qū)動(dòng)能力，PMOS調(diào)整晶體管的尺寸一般都很大，而大尺寸的調(diào)整晶體管本身會(huì)有較大的寄生電容(柵漏電容Cgd)，這個(gè)寄生電容類似米勒電容，會(huì)把高頻電源干擾傳到LDO的輸出端，嚴(yán)重惡化LDO電路的高頻PSRR?？傊?，圖I所示的現(xiàn)有技術(shù)中的LDO電路的電源抑制比低，抗中高頻電源干擾能力差，從而無(wú)法為當(dāng)今一些高速高性能的SOC (如監(jiān)控?cái)z像頭芯片中像素陣列)提供干凈可靠的直流電源
發(fā)明內(nèi)容
本發(fā)明解決的問(wèn)題是提供一種具有高電源抑制比的低壓差線性穩(wěn)壓電路，以有效地提高其抗電源干擾能力。為解決上述問(wèn)題，本發(fā)明提供一種低壓差線性穩(wěn)壓電路，包括誤差放大器、緩沖電路、PMOS調(diào)整晶體管、補(bǔ)償電路、 分壓反饋電路和輸出電路；所述誤差放大器，用于將所述分壓反饋電路輸出的分壓電壓與基準(zhǔn)電壓進(jìn)行比較，并將比較結(jié)果放大后輸出至所述緩沖電路；所述緩沖電路，用于進(jìn)行阻抗匹配以隔離誤差放大器的輸出阻抗節(jié)點(diǎn)與PMOS調(diào)整晶體管的柵極寄生電容節(jié)點(diǎn)，并在為接收到的比較結(jié)果提供驅(qū)動(dòng)后，將所述比較結(jié)果輸出至PMOS調(diào)整晶體管的柵極；所述PMOS調(diào)整晶體管的源極連接電源電壓，漏極作為低壓差線性穩(wěn)壓電路的輸出端；所述分壓反饋電路，用于對(duì)所述PMOS調(diào)整晶體管漏極的電壓進(jìn)行分壓，并將分壓電壓反饋至誤差放大器；所述輸出電路連接所述PMOS調(diào)整晶體管的漏極，用于減小輸出電壓紋波；所述補(bǔ)償電路的一端連接電源電壓，另一端連接所述誤差放大器的輸出端，用于對(duì)所述低壓差線性穩(wěn)壓電路進(jìn)行補(bǔ)償以使其穩(wěn)定；其中，所述誤差放大器包括尾電流源及輸入差分對(duì)、PMOS共源共柵電流鏡和NMOS恒流源偏置及折疊管；所述尾電流源及輸入差分對(duì)包括第一 PMOS管、第二 PMOS管、第三PMOS管和第四PMOS管；所述PMOS共源共柵電流鏡包括第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管；所述NMOS恒流源偏置及折疊管包括第九NMOS管、第十NMOS管、第i^一 NMOS管和第十二 NMOS管； 第一 PMOS管的柵極連接第一偏置電壓，源極連接電源電壓，漏極連接第二 PMOS管的源極；第二 PMOS管的柵極連接第二偏置電壓，漏極連接第三PMOS管和第四PMOS管的源極；第三PMOS管柵極的連接分壓反饋電路輸出的分壓電壓，漏極連接第十一 NMOS管的漏極；第四PMOS管的柵極連接基準(zhǔn)電壓；漏極連接第十二 NMOS管的漏極；第五PMOS管和第六PMOS管的柵極均連接第七PMOS管的漏極，第五PMOS管和第六PMOS管的源極連接電源電壓，第五PMOS管的漏極連接第七PMOS管的源極；第六PMOS管的漏極連接第八PMOS管的源極；第七PMOS管和第八PMOS管的柵極均連接第二偏置電壓，第七PMOS管的漏極連接第九NMOS管的漏極；第八PMOS管的漏極連接第十NMOS管的漏極，并作為所述誤差放大器的輸出端；第九NMOS管和第十管的柵極均連接第三偏置電壓，第九NMOS管的源極連接第十一NMOS管的漏極，第十NMOS管的源極連接第十二 NMOS管的漏極；第^^一 NMOS管和第十二NMOS管的柵極均接第四偏置電壓，源極均接地GND ；所述第五PMOS管的寬長(zhǎng)比與第六PMOS管的寬長(zhǎng)比的比值、所述第七PMOS管的寬長(zhǎng)比與第八PMOS管的寬長(zhǎng)比的比值以及所述第九NMOS管與第十NMOS管的寬長(zhǎng)比的比值均為I :K ;其中，K為大于I的整數(shù)?？蛇x地，所述第五PMOS管的寬長(zhǎng)比與第六PMOS管的寬長(zhǎng)比的比值、所述第七PMOS管的寬長(zhǎng)比與第八PMOS管的寬長(zhǎng)比的比值以及所述第九NMOS管與第十NMOS管的寬長(zhǎng)比的比值均為I :31 ;所述第i^一 NMOS管的寬長(zhǎng)比與第十二 NMOS管的寬長(zhǎng)比的比值為7 :22。
可選地，所述低壓差線性穩(wěn)壓電路還包括第一前饋電容，所述第一前饋電容的一端連接所述第九NMOS管的源扱，另一端連接所述第九NMOS管的漏扱?？蛇x地，所述緩沖電路包括第十三PMOS管和第十四PMOS管；所述第十三PMOS管的源極連接電源電壓，柵極連接第一偏置電壓，漏極連接第十四PMOS管的源極，并作為所述緩沖電路的輸出端；所述第十四PMOS管的漏極接地，柵極連接誤差放大器的輸出端?？蛇x地，所述分壓反饋電路包括第一分壓電阻和第二分壓電阻；所述第一分壓電阻的第一端連接所述PMOS調(diào)整晶體管的漏極，第二端連接第二分壓電阻的第一端，并作為所述分壓反饋電路的輸出端輸出分壓電壓；所述第二分壓電阻的第二端接地。
可選地，所述分壓反饋電路還包括第一電容，所述第一電容的一端連接所述PMOS調(diào)整晶體管的漏極，另一端連接第一分壓電阻的第二端?？蛇x地，所述輸出電路包括等效串聯(lián)電阻和輸出電容；所述等效串聯(lián)電阻的一端連接所述PMOS調(diào)整晶體管的漏扱，另一端連接輸出電容的一端；所述輸出電容的另一端接地?？蛇x地，所述補(bǔ)償電路包括補(bǔ)償電阻和補(bǔ)償電容；所述補(bǔ)償電容的一端連接電源電壓，另一端連接所述補(bǔ)償電阻的一端；所述補(bǔ)償電阻的另一端連接誤差放大器的輸出端?？蛇x地，所述低壓差線性穩(wěn)壓電路還包括前饋電路和負(fù)載電流檢測(cè)電路；所述負(fù)載電流檢測(cè)電路連接所述PMOS調(diào)整晶體管的柵極和前饋電路，用于檢測(cè)負(fù)載電流，并基于負(fù)載電流的變化輸出控制信號(hào)控制所述前饋電路的導(dǎo)通；所述前饋電路的輸入端連接所述誤差放大器中第四PMOS管的漏極，控制端連接所述負(fù)載電流檢測(cè)電路，輸出端連接所述PMOS調(diào)整晶體管的柵極；所述前饋電路用于接收所述負(fù)載電流檢測(cè)電路輸出的控制信號(hào)，并在導(dǎo)通時(shí)將所述第四PMOS管漏極輸出的信號(hào)輸出至所述PMOS調(diào)整晶體管的柵極?？蛇x地，所述前饋電路包括第十五PMOS管和第二前饋電容；所述第十五PMOS管的柵極連接所述負(fù)載電流檢測(cè)電路的輸出端，源極連接所述PMOS調(diào)整晶體管的柵極，漏極連接所述第二前饋電容的一端；所述第二前饋電容的另一端連接所述第四PMOS管的漏扱?？蛇x地，所述負(fù)載電流檢測(cè)電路包括第十六PMOS管、第十七NMOS管、第十八NMOS管和第十九PMOS管；所述第十六PMOS管的柵極連接第一偏置電壓，源極連接電源電壓，漏極連接所述第十七NMOS管的漏極，并作為所述負(fù)載電流檢測(cè)電路的輸出端；所述第十七NMOS管的源極接地，柵極連接第十八NMOS管的柵極；所述第十八NMOS管的源極接地，柵極與漏極相連并連接至第十九PMOS管的漏極；所述第十九PMOS管的源極連接電源電壓，柵極連接所述PMOS調(diào)整晶體管的柵極。與現(xiàn)有技術(shù)相比，本發(fā)明技術(shù)方案至少具有以下優(yōu)點(diǎn)誤差放大器中第五PMOS管的寬長(zhǎng)比與第六PMOS管的寬長(zhǎng)比的比值、所述第七PMOS管的寬長(zhǎng)比與第八PMOS管的寬長(zhǎng)比的比值以及所述第九NMOS管與第十NMOS管的寬長(zhǎng)比的比值均為I :K，且K為大于I的整數(shù)。這樣，共源共柵電流鏡中兩路電流比例不再是1:1，不僅使得誤差放大器輸出節(jié)點(diǎn)對(duì)電源電壓的電阻減小，而且由于電流放大技術(shù)(放大K倍)把從電流鏡低阻點(diǎn)進(jìn)入的電源干擾進(jìn)行放大，因此使得誤差放大器輸出信號(hào)中包含的電源高頻小信號(hào)干擾成分不會(huì)過(guò)分衰減，最后到達(dá)PMOS調(diào)整晶體管柵極的電源干擾信號(hào)能更好地隨著電源電壓變化而變化，進(jìn)而使得低壓差線性穩(wěn)壓電路的輸出電壓與電源電壓的波動(dòng)無(wú)關(guān)，這樣，就提高了本技術(shù)方案中低壓差線性穩(wěn)壓電路的電源抑制比?？蛇x方案中，所述低壓差線性穩(wěn)壓電路還包括負(fù)載電流檢測(cè)電路和前饋電路，所述負(fù)載電流檢測(cè)電路用于檢測(cè)負(fù)載電流的大小，并基于檢測(cè)結(jié)果控制所述前饋電路的導(dǎo)通。所述前饋電路在導(dǎo)通后直接將誤差放大器的輸出結(jié)果輸出至PMOS調(diào)整晶體管的柵極。也就是說(shuō)，在負(fù)載電流變大后，誤差放大器的輸出結(jié)果可以跳過(guò)緩沖電路，而直接被傳輸至PMOS調(diào)整晶體管的柵極。這樣就縮短了誤差放大器的輸出結(jié)果至PMOS調(diào)整晶體管的傳輸路徑，從而可以減小到達(dá)所述PMOS調(diào)整晶體管柵極的電源干擾信號(hào)的衰減，進(jìn)而提高該電路的電源抑制比。可選方案中，所述低壓差線性穩(wěn)壓電路還包括第一前饋電容，所述第一前饋電容 的一端連接第九NMOS管的源扱，另一端連接第九NMOS管的漏扱。所述第一前饋電容可以在高頻時(shí)直接將所述第九NMOS管短路棹，從而減小了信號(hào)通路對(duì)電源的阻抗，進(jìn)而可以提高本發(fā)明低壓差線性穩(wěn)壓電路在高頻時(shí)的電源抑制比?？蛇x方案中，本發(fā)明采用RC零點(diǎn)補(bǔ)償電路來(lái)替代現(xiàn)有技術(shù)中的米勒補(bǔ)償電路。從而避免了現(xiàn)有技術(shù)中米勒補(bǔ)償電路中的電容在高頻時(shí)直接將電源干擾引入到LDO的輸出端而惡化其電源抑制比的缺點(diǎn)，進(jìn)而進(jìn)一步提高了本發(fā)明低壓差線性穩(wěn)壓電路的電源抑制比。


圖I是現(xiàn)有的ー種LDO電路的示意圖；圖2是本發(fā)明低壓差線性穩(wěn)壓電路ー實(shí)施方式的示意圖；圖3是本發(fā)明低壓差線性穩(wěn)壓電路ー實(shí)施例的示意圖；圖4是本發(fā)明低壓差線性穩(wěn)壓電路在IOmA負(fù)載情況下的増益相位曲線圖；圖5是本發(fā)明低壓差線性穩(wěn)壓電路在IOOmA負(fù)載情況下的増益相位曲線圖；圖6是本發(fā)明低壓差線性穩(wěn)壓電路在IOOmA負(fù)載下的電源抑制比特性圖；圖7是本發(fā)明低壓差線性穩(wěn)壓電路在IOmA負(fù)載下的電源抑制比特性圖；圖8是本發(fā)明低壓差線性穩(wěn)壓電路在電源電壓(VDDA)為3. 3V時(shí)的負(fù)載調(diào)整率特性圖；圖9是本發(fā)明低壓差線性穩(wěn)壓電路在IOOmA負(fù)載下的線性調(diào)整率特性圖。
具體實(shí)施例方式正如背景技術(shù)中所述，現(xiàn)有技術(shù)中的LDO電路抗電源干擾的能力差、電源抑制比低，不能為當(dāng)前許多高速高性能的SOC提供干凈可靠的直流電源。本發(fā)明技術(shù)方案中，誤差放大器的第五PMOS管的寬長(zhǎng)比與第六PMOS管的寬長(zhǎng)比的比值、所述第七PMOS管的寬長(zhǎng)比與第八PMOS管的寬長(zhǎng)比的比值以及所述第九NMOS管與第十NMOS管的寬長(zhǎng)比的比值均為I :K，且K為大于I的整數(shù)。通過(guò)改變上述MOS管的寬長(zhǎng)比之間的比值而有效地提高了本技術(shù)方案中低壓差線性穩(wěn)壓電路的電源抑制比。為使本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能夠更為明顯易懂，下面結(jié)合附圖對(duì)本發(fā)明的具體實(shí)施方式
做詳細(xì)的說(shuō)明。在以下描述中闡述了具體細(xì)節(jié)以便于充分理解本發(fā)明。但是本發(fā)明能夠以多種不同于在此描述的其它方式來(lái)實(shí)施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下做類似推廣。因此本發(fā)明不受下面公開(kāi)的具體實(shí)施方式
的限制。圖2示出了本發(fā)明低壓差線性穩(wěn)壓電路ー實(shí)施方式的示意圖。參考圖2，所述低壓差線性穩(wěn)壓電路包括誤差放大器10、緩沖電路20、PMOS調(diào)整晶體管MP1、補(bǔ)償電路50、分壓反饋電路60和輸出電路70。所述誤差放大器10用于將所述分壓反饋電路60輸出的分壓電壓Vfb與基準(zhǔn)電壓Vbg進(jìn)行比較，并將比較結(jié)果放大后輸出至所述緩沖電路20。
具體地，所述誤差放大器10包括尾電流源及輸入差分對(duì)101、PM0S共源共柵電流鏡102和NMOS恒流源偏置及折疊管103。其中，尾電流源及輸入差分對(duì)101由第一 PMOS管Ml、第二PMOS管M2、第三PMOS管M3和第四PMOS管M4構(gòu)成；PM0S共源共柵電流鏡102由第五PMOS管M5、第六PMOS管M6、第七PMOS管M7和第八PMOS管M8構(gòu)成；NM0S恒流源偏置及折疊管103由第九NMOS管M9、第十NMOS管M10、第^^一 NMOS管Mll和第十二 NMOS管M12構(gòu)成。第一 PMOS管Ml的柵極連接第一偏置電壓Vbl，源極連接電源電壓VDDA，漏極連接第二 PMOS管M2的源極。第二 PMOS管M2的柵極連接第二偏置電壓Vb2，漏極連接第三PMOS管M3和第四PMOS管M4的源極。第三PMOS管M3柵極連接分壓反饋電路60輸出的分壓電壓Vfb，漏極連接第十一NMOS管Mll的漏極。第四PMOS管M4的柵極連接基準(zhǔn)電壓Vbg，所述基準(zhǔn)電壓Vbg與電源電壓VDDAj^度及エ藝都無(wú)關(guān)；漏極連接第十二 NMOS管M12的漏極。第五PMOS管M5和第六PMOS管M6的柵極均連接第七PMOS管M7的漏極，第五PMOS管M5和第六PMOS管M6的源極連接電源電壓VDDA，第五PMOS管M5的漏極連接第七PMOS管M7的源極；第六PMOS管M6的漏極連接第八PMOS管M8的源極。第七PMOS管M7和第八PMOS管M8的柵極均連接第二偏置電壓Vb2，第七PMOS管M7的漏極連接第九NMOS管M9的漏極。第八PMOS管M8的漏極連接第十NMOS管MlO的漏極，并作為所述誤差放大器10的輸出端。第九NMOS管M9和第十NMOS管MlO的柵極均連接第三偏置電壓Vb3，第九NMOS管M9的源極連接第i^一 NMOS管MlI的漏極，第十NMOS管MlO的源極連接第十二 NMOS管M12的漏極。 第^^一 NMOS管Ml I和第十二 NMOS管M12的柵極均連接第四偏置電壓Vb4，源極均接地GND。在本實(shí)施方式中，所述第五PMOS管M5的寬長(zhǎng)比與第六PMOS管M6的寬長(zhǎng)比的比值、所述第七PMOS管M7的寬長(zhǎng)比與第八PMOS管M8的寬長(zhǎng)比的比值以及所述第九NMOS管M9與第十NMOS管MlO的寬長(zhǎng)比的比值均為I :K ;其中，K為大于I的整數(shù)。發(fā)明人通過(guò)研究發(fā)現(xiàn)LDO電路的電源抑制比與誤差放大器輸出節(jié)點(diǎn)對(duì)電源電壓VDDA的阻抗相關(guān)。現(xiàn)有技術(shù)中LD
權(quán)利要求
1.一種低壓差線性穩(wěn)壓電路，其特征在于，包括誤差放大器、緩沖電路、PMOS調(diào)整晶體管、補(bǔ)償電路、分壓反饋電路和輸出電路； 所述誤差放大器，用于將所述分壓反饋電路輸出的分壓電壓與基準(zhǔn)電壓進(jìn)行比較，并將比較結(jié)果放大后輸出至所述緩沖電路； 所述緩沖電路，用于進(jìn)行阻抗匹配以隔離誤差放大器的輸出阻抗節(jié)點(diǎn)與PMOS調(diào)整晶體管的柵極寄生電容節(jié)點(diǎn)，并在為接收到的比較結(jié)果提供驅(qū)動(dòng)后，將所述比較結(jié)果輸出至PMOS調(diào)整晶體管的柵極； 所述PMOS調(diào)整晶體管的源極連接電源電壓，漏極作為低壓差線性穩(wěn)壓電路的輸出端；所述分壓反饋電路，用于對(duì)所述PMOS調(diào)整晶體管漏極的電壓進(jìn)行分壓，并將分壓電壓反饋至誤差放大器； 所述輸出電路連接所述PMOS調(diào)整晶體管的漏極，用于減小輸出電壓紋波； 所述補(bǔ)償電路的一端連接電源電壓，另一端連接所述誤差放大器的輸出端，用于對(duì)所述低壓差線性穩(wěn)壓電路進(jìn)行補(bǔ)償以使其穩(wěn)定； 其中，所述誤差放大器包括尾電流源及輸入差分對(duì)、PMOS共源共柵電流鏡和NMOS恒流源偏置及折疊管； 所述尾電流源及輸入差分對(duì)包括第一 PMOS管、第二 PMOS管、第三PMOS管和第四PMOS管；所述PMOS共源共柵電流鏡包括第五PMOS管、第六PMOS管、第七PMOS管和第八PMOS管；所述NMOS恒流源偏置及折疊管包括第九NMOS管、第十NMOS管、第i^一 NMOS管和第十二NMOS 管； 第一 PMOS管的柵極連接第一偏置電壓，源極連接電源電壓，漏極連接第二 PMOS管的源極；第二PMOS管的柵極連接第二偏置電壓，漏極連接第三PMOS管和第四PMOS管的源極；第三PMOS管柵極的連接分壓反饋電路輸出的分壓電壓，漏極連接第十一 NMOS管的漏極；第四PMOS管的柵極連接基準(zhǔn)電壓；漏極連接第十二 NMOS管的漏極；第五PMOS管和第六PMOS管的柵極均連接第七PMOS管的漏極，第五PMOS管和第六PMOS管的源極連接電源電壓，第五PMOS管的漏極連接第七PMOS管的源極；第六PMOS管的漏極連接第八PMOS管的源極；第七PMOS管和第八PMOS管的柵極均連接第二偏置電壓，第七PMOS管的漏極連接第九NMOS管的漏極；第八PMOS管的漏極連接第十NMOS管的漏極，并作為所述誤差放大器的輸出端；第九NMOS管和第十管的柵極均連接第三偏置電壓，第九NMOS管的源極連接第i^一 NMOS管的漏極，第十NMOS管的源極連接第十二 NMOS管的漏極；第^^一 NMOS管和第十二 NMOS管的柵極均接第四偏置電壓，源極均接地GND ； 所述第五PMOS管的寬長(zhǎng)比與第六PMOS管的寬長(zhǎng)比的比值、所述第七PMOS管的寬長(zhǎng)比與第八PMOS管的寬長(zhǎng)比的比值以及所述第九NMOS管與第十NMOS管的寬長(zhǎng)比的比值均為I K ;其中，K為大于I的整數(shù)。
2.如權(quán)利要求I所述的低壓差線性穩(wěn)壓電路，其特征在于，所述第五PMOS管的寬長(zhǎng)比與第六PMOS管的寬長(zhǎng)比的比值、所述第七PMOS管的寬長(zhǎng)比與第八PMOS管的寬長(zhǎng)比的比值以及所述第九NMOS管與第十NMOS管的寬長(zhǎng)比的比值均為I :31 ;所述第i^一 NMOS管的寬長(zhǎng)比與第十二 NMOS管的寬長(zhǎng)比的比值為7 :22。
3.如權(quán)利要求I所述的低壓差線性穩(wěn)壓電路，其特征在于，所述低壓差線性穩(wěn)壓電路還包括第一前饋電容，所述第一前饋電容的一端連接所述第九NMOS管的源極，另一端連接所述第九NMOS管的漏極。
4.如權(quán)利要求I所述的低壓差線性穩(wěn)壓電路，其特征在于，所述緩沖電路包括第十三PMOS管和第十四PMOS管； 所述第十三PMOS管的源極連接電源電壓，柵極連接第一偏置電壓，漏極連接第十四PMOS管的源極，并作為所述緩沖電路的輸出端； 所述第十四PMOS管的漏極接地，柵極連接誤差放大器的輸出端。
5.如權(quán)利要求I所述的低壓差線性穩(wěn)壓電路，其特征在于，所述分壓反饋電路包括第一分壓電阻和第二分壓電阻；所述第一分壓電阻的第一端連接所述PMOS調(diào)整晶體管的漏極，第二端連接第二分壓電阻的第一端，并作為所述分壓反饋電路的輸出端輸出分壓電壓；所述第二分壓電阻的第二端接地。
6.如權(quán)利要求5所述的低壓差線性穩(wěn)壓電路，其特征在于，所述分壓反饋電路還包括第一電容，所述第一電容的一端連接所述PMOS調(diào)整晶體管的漏極，另一端連接第一分壓電阻的第二端。
7.如權(quán)利要求I所述的低壓差線性穩(wěn)壓電路，其特征在于，所述輸出電路包括等效串聯(lián)電阻和輸出電容；所述等效串聯(lián)電阻的一端連接所述PMOS調(diào)整晶體管的漏極，另一端連接輸出電容的一端；所述輸出電容的另一端接地。
8.如權(quán)利要求I所述的低壓差線性穩(wěn)壓電路，其特征在于，所述補(bǔ)償電路包括補(bǔ)償電阻和補(bǔ)償電容；所述補(bǔ)償電容的一端連接電源電壓，另一端連接所述補(bǔ)償電阻的一端；所述補(bǔ)償電阻的另一端連接誤差放大器的輸出端。
9.如權(quán)利要求I所述的低壓差線性穩(wěn)壓電路，其特征在于，所述低壓差線性穩(wěn)壓電路還包括前饋電路和負(fù)載電流檢測(cè)電路； 所述負(fù)載電流檢測(cè)電路連接所述PMOS調(diào)整晶體管的柵極和前饋電路，用于檢測(cè)負(fù)載電流，并基于負(fù)載電流的變化輸出控制信號(hào)控制所述前饋電路的導(dǎo)通； 所述前饋電路的輸入端連接所述誤差放大器中第四PMOS管的漏極，控制端連接所述負(fù)載電流檢測(cè)電路，輸出端連接所述PMOS調(diào)整晶體管的柵極；所述前饋電路用于接收所述負(fù)載電流檢測(cè)電路輸出的控制信號(hào)，并在導(dǎo)通時(shí)將所述第四PMOS管漏極輸出的信號(hào)輸出至所述PMOS調(diào)整晶體管的柵極。
10.如權(quán)利要求9所述的低壓差線性穩(wěn)壓電路，其特征在于，所述前饋電路包括第十五PMOS管和第二前饋電容；所述第十五PMOS管的柵極連接所述負(fù)載電流檢測(cè)電路的輸出端，源極連接所述PMOS調(diào)整晶體管的柵極，漏極連接所述第二電容的一端；所述第二前饋電容的另一端連接所述第四PMOS管的漏極。
11.如權(quán)利要求9所述的低壓差線性穩(wěn)壓電路，其特征在于，所述負(fù)載電流檢測(cè)電路包括第十六PMOS管、第十七NMOS管、第十八NMOS管和第十九PMOS管； 所述第十六PMOS管的柵極連接第一偏置電壓，源極連接電源電壓，漏極連接所述第十七NMOS管的漏極，并作為所述負(fù)載電流檢測(cè)電路的輸出端； 所述第十七NMOS管的源極接地，柵極連接第十八NMOS管的柵極； 所述第十八NMOS管的源極接地，柵極與漏極相連并連接至第十九PMOS管的漏極； 所述第十九PMOS管的源極連接電源電壓，柵極連接所述PMOS調(diào)整晶體管的柵極。
全文摘要
一種具有高電源抑制比的低壓差線性穩(wěn)壓電路，包括誤差放大器、緩沖電路、PMOS調(diào)整晶體管、補(bǔ)償電路、分壓反饋電路和輸出電路；誤差放大器為新型誤差放大器，第五PMOS管的寬長(zhǎng)比與第六PMOS管的寬長(zhǎng)比的比值、第七PMOS管的寬長(zhǎng)比與第八PMOS管的寬長(zhǎng)比的比值以及第九NMOS管與第十NMOS管的寬長(zhǎng)比的比值均為1K；K為大于1的整數(shù)。改變上述MOS管寬長(zhǎng)比之間的比值不僅使誤差放大器輸出節(jié)點(diǎn)對(duì)電源的電阻減小，而且電流放大技術(shù)把從電流鏡低阻點(diǎn)進(jìn)入的電源干擾進(jìn)行放大，使誤差放大器輸出信號(hào)中的電源高頻小信號(hào)干擾不會(huì)過(guò)分衰減，從而使到達(dá)PMOS調(diào)整晶體管柵極的電源干擾信號(hào)更好地隨電源電壓變化而變化，提高了電路的電源抑制比。
文檔編號(hào)G05F1/56GK102681582SQ20121016982
公開(kāi)日2012年9月19日 申請(qǐng)日期2012年5月29日 優(yōu)先權(quán)日2012年5月29日
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