專利名稱：帶時序約束的fpga時序驅(qū)動布局方法
技術(shù)領(lǐng)域：
本發(fā)明屬于電子技術(shù)領(lǐng)域，具體涉及帶有時序約束的FPGA時序驅(qū)動布局方法。
背景技術(shù)：
傳統(tǒng)的FPGA布局方法在以電路時序性能為優(yōu)化 目標(biāo)時，采用的時序驅(qū)動算法都僅僅針對電路的最小時鐘周期進行處理，以獲得最高的頻率。可是隨著FPGA陣列的規(guī)模的不斷擴大，電路設(shè)計的復(fù)雜度不斷增加，設(shè)計者對于FPGA時序驅(qū)動算法的靈活性的要求也就越來越高，而以往僅僅是針對時鐘周期進行優(yōu)化的FPGA時序驅(qū)動布局算法難以滿足現(xiàn)在設(shè)計者的這些要求。因此，需要提出一種新型的FPGA時序驅(qū)動布局方法來滿足設(shè)計者提出的各種時序約束。

發(fā)明內(nèi)容
本發(fā)明的目的在于提供一種能夠靈活地滿足各種時序約束要求的FPGA時序驅(qū)動布局方法。本發(fā)明基于傳統(tǒng)的FPGA時序驅(qū)動布局思想，在進行FPGA時序驅(qū)動布局的過程中，同時能針對設(shè)計者提出的時序約束進行特定處理。傳統(tǒng)的時序驅(qū)動布局思想闡述如下首先進行時序分析提取延遲信息。采用的延遲模型是基于單元之間的距離假設(shè)的，要點是在某一次布局中若兩個交換單元的物理坐標(biāo)位置分別為(x，y)和(x+AX，y+Ay)，那么這兩個單元之間的延遲設(shè)定為它們之間的距離差的函數(shù)，即Delay = F(Ax，Ay)。然后將這些延遲信息反標(biāo)到電路網(wǎng)表中，對最大延遲的那條路徑進行優(yōu)化，即將這條路徑上的單元位置盡量布局的緊密一些以減小互連線延遲。本發(fā)明中，為了增加設(shè)計的靈活性，提出了以下四類時序約束時鐘周期約束(見圖I)、輸入輸出延遲約束(見圖2)、特定時序路徑約束和線網(wǎng)最大延遲約束(見圖3)。處理四類時序約束延遲的主要思想就是將這些時序約束的信息添加到時序分析這一步，進而作為最終代價函數(shù)的一部分處理。下面將依次分析這四類時序約束處理的可行性。I.時鐘周期約束
首先，找出電路中所有的時序路徑。時序路徑的起點為寄存器輸出和主輸入端口，終點為主輸出端以及寄存器輸入端口。將用戶提供的最小時鐘周期約束值C與電路中各時序路徑延遲Delay(i) (I ( i < N，N是該電路中所有時序路徑的總數(shù))進行比較。若是某些時序路徑延遲大于C，就將這些路徑上的單元進行交換得到新的布局。設(shè)定重新布局次數(shù)的上限Tmax，若是在Tmax內(nèi)，電路設(shè)計中所有的時序路徑的延遲均小于C，則該約束被正確處理。若重新布局次數(shù)超過Tmax，提示該約束過于苛刻，給出約束報告信息，同時，將已有布局結(jié)果中時序性能最好的布局作為最終的布局結(jié)果。時鐘周期約束可以看作是對傳統(tǒng)的時序驅(qū)動布局的一種特殊處理。對于傳統(tǒng)的時序驅(qū)動布局，它要求電路中各條時序路徑的延遲優(yōu)化地越小越好，因此其約束目標(biāo)不是一個靜態(tài)值，而是動態(tài)地減小以達到最優(yōu)時序。然而，在處理最小時鐘周期約束時，將這個動態(tài)的約束目標(biāo)值替換成用戶設(shè)定的靜態(tài)值(也就是最小始終周期C)，每次進行布局優(yōu)化都是以設(shè)定的該靜態(tài)值為約束目標(biāo)，這樣就可以將傳統(tǒng)的時序驅(qū)動布局方法轉(zhuǎn)換為帶有最小時鐘周期約束的時序驅(qū)動布局了。2.輸入輸出延遲約束
首先，找出電路中所有的時序路徑。然后在各條時序路徑的起點處設(shè)定到達時間為輸入延遲的約束值K1 (在沒有輸入延遲約束時，該值設(shè)定為0)，進行時序分析得到各條時序路徑的終點的到達時間T，再將輸出延遲約束值K2加到T上作為各時序路徑終點的最終到達時間Tmival,即Tanival= K2+T。這樣，就成功將輸入輸 出延遲約束添加到電路的各條時序路徑中進行處理。3.特定時序路徑約束
找出電路中對應(yīng)這些特定時序路徑約束的路徑。對這些路徑進行時序分析，得到各條路徑的延遲Delay (i) (I < i < n, n為特定時序路徑的數(shù)目)。比較Delay (i)與C(i),C⑴為各條路徑的時序約束值。若是Delay(i)大于C (i)，則重新布局再次比較。當(dāng)然，這里也會設(shè)定重新布局的次數(shù)T_，若是在Tmax內(nèi)，若這些特定時序路徑約束均滿足，則該約束處理完成。若是重新布局次數(shù)超過Tmax，提示該約束過于苛刻，布局結(jié)果采用已有布局中時序最好的那一個。其實，特定時序路徑約束處理方法類似于最小時鐘周期約束，只是該約束的約束對象只有幾條特定時序路徑，且每條路徑的約束值不一定相同，而最小時鐘周期約束的對象是電路網(wǎng)表中每一條時序路徑，且約束值都是一樣的。4.線網(wǎng)延遲約束
將多終端線網(wǎng)等效為單源點單終點的條路徑。再按照上文中處理特定時序路徑延遲的方法，將每條路徑的優(yōu)化目標(biāo)設(shè)定為最大延遲約束值。余下的處理過程和特定時序路徑延遲處理方法完全一致。下面以時鐘周期約束為例解釋如何處理帶有時序約束的FPGA時序驅(qū)動布局算法，但不構(gòu)成對本發(fā)明的限制。在進行時鐘周期約束優(yōu)化時，首先找出電路的N條時序路徑，設(shè)定其標(biāo)號分別為Pl，P2-Pn，它們對應(yīng)的約束值為C。因此，對于這N條路徑，就要滿足Pl不大于C，P2不大于C，以此類推直到Pn不大于C，然后將最大的Pi值作為代價函數(shù)因子進行處理。其實，將上面的不等式稍作改變可以得出P1減C不大于0，P2減C不大于0以此類推直到Pn減C不大于O。這樣，不等式右邊對應(yīng)的就是同一個固定值，而我們?nèi)匀豢梢詫⒆筮叺淖畲笾礟i減C作為代價函數(shù)的因子，具體表現(xiàn)如下面的數(shù)學(xué)表達式所示
權(quán)利要求
1.帶時序約束的FPGA時序驅(qū)動布局方法，其特征在于具體步驟如下 (O隨機產(chǎn)生一個初始布局，將各個布局單元隨機放置到FPGA的具體位置； (2)初始化退火溫度T:假設(shè)共有N個布局單元，對這N個單元進行隨機移動，計算這些移動造成的成本函數(shù)的標(biāo)準(zhǔn)偏差c，初始溫度設(shè)定為20c ； (3)初始化交換距離R:布局開始時，交換距離R設(shè)定為整個芯片的陣列大??； (4)構(gòu)建延遲查找矩陣依據(jù)交換距離的大小構(gòu)建延遲查找表Delay= F(Ax, Ay),得到各種交換距離下的延遲值，得到延遲矩陣，用于時序分析； (5)時序約束等效處理將四種時序約束進行等效處理； (6)構(gòu)建時序圖并進行時序分析根據(jù)時序路徑上的單元建立時序連接圖，再根據(jù)第(4)步中延遲矩陣，得出相鄰單元的延遲，最后計算各條時序路徑的延遲值，得出關(guān)鍵路徑上的最大延遲； (7)通過代價函數(shù)計算本次布局的代價； (8)選定輸入網(wǎng)表中某個布局單元，在最大交換距離范圍內(nèi)，將其交換到另一個可行的位置，從而得到新的布局并計算該布局的代價； (9)將第(8)步中得到的新代價函數(shù)與前一次代價函數(shù)比較,若代價函數(shù)值減小即AC為負數(shù)，說明布局質(zhì)量變好了，則接受這一次的布局結(jié)果；若是代價函數(shù)變大即△(為正數(shù)，則以概率進行判斷是否接受本次布局，判斷標(biāo)準(zhǔn)為首先，得到一個隨機值r，0 < r <1，將!■與θ_Λε/τ進行比較，Λ C為代價函數(shù)變化量，T為退火溫度值，若r小于則接受布局，否則放棄這次布局結(jié)果； (10)將當(dāng)前交換次數(shù)與該溫度下交換次數(shù)上限值進行比較每個溫度點下的交換次數(shù)的上限值為MaxMoves = CN473 , C為常數(shù)10, N為交換單元的總數(shù)目； (11)更新退火溫度Tnrat= ATold , λ為一動態(tài)變化參數(shù)，它取決于在原Ttjld溫度點時接受移動的百分比α，溫度更新策略如下表
2.根據(jù)權(quán)利要求I所述的帶時序約束的FPGA時序驅(qū)動布局方法，其特征在于第(5)步中所述的四種時序約束為時鐘周期約束，輸入輸出延遲約束，特定時序路徑約束，線網(wǎng)延遲約束。
3.根據(jù)權(quán)利要求2所述的帶時序約束的FPGA時序驅(qū)動布局方法，其特征在于第(7)步中計算本次布局代價的代價函數(shù)由三部分構(gòu)成時序代價Timing_Cost,線網(wǎng)代價Wiring_Cost,用戶約束代價User_Constraint_Cost,最終的代價函數(shù)的形式如下
全文摘要
本發(fā)明屬于電子技術(shù)領(lǐng)域，具體為一種帶有時序約束的FPGA時序驅(qū)動布局方法。本發(fā)明的布局方法中，提出了四類時序約束時鐘周期約束、輸入輸出延遲約束、特定時序路徑約束和線網(wǎng)最大延遲約束。處理四類時序約束延遲的主要思想就是將這些時序約束的信息添加到時序分析這一步，進而作為最終代價函數(shù)的一部分處理。本發(fā)明能處理用戶設(shè)定的時序約束，極大地增加了FPGA時序布局算法的靈活性，同時能保證布局算法的正確性。
文檔編號G05B19/05GK102768506SQ20121024890
公開日2012年11月7日 申請日期2012年7月18日 優(yōu)先權(quán)日2012年7月18日
發(fā)明者李華岡, 來金梅, 王元, 王臻, 王鍵 申請人:復(fù)旦大學(xué)