專利名稱：指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及模擬集成電路技術(shù)領(lǐng)域，具體是涉及一種指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源。
背景技術(shù)：
基準(zhǔn)電壓源通常是指在電路中做電壓基準(zhǔn)的精確、穩(wěn)定的電壓源。產(chǎn)生基準(zhǔn)的目的是為了建立一個(gè)與電源電壓以及工藝參數(shù)無關(guān)的，而且隨溫度變化會符合預(yù)定的相關(guān)性的直流電壓/電流、作為模擬集成電路和數(shù)?；旌霞呻娐分械暮诵牟糠郑鶞?zhǔn)電壓源的應(yīng)用十分普遍。許多集成電路，如線性穩(wěn)壓器、高速內(nèi)存電路、數(shù)模轉(zhuǎn)換器、模數(shù)轉(zhuǎn)換器等都需要精密而又穩(wěn)定的基準(zhǔn)電壓源。高性能的基準(zhǔn)電壓源是設(shè)計(jì)的關(guān)鍵技術(shù)之一，它的精度和穩(wěn)定度直接決定了整個(gè)系統(tǒng)的精度?，F(xiàn)有技術(shù)中，帶隙基準(zhǔn)電路使用PNP晶體管產(chǎn)生基準(zhǔn)電壓，并使用一階溫度補(bǔ)償來產(chǎn)生一個(gè)約I. 25V的穩(wěn)定電壓，再通過額外增加指數(shù)補(bǔ)償電路來提高基準(zhǔn)電壓的精度，然而，增加補(bǔ)償電路無疑將提高設(shè)計(jì)難度，還會增加芯片的面積，不利于控制成本。

發(fā)明內(nèi)容
本發(fā)明實(shí)施例主要解決的技術(shù)問題是提供一種指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源，能夠提高基準(zhǔn)電壓的穩(wěn)定性，不需要額外增加補(bǔ)償電路。為解決上述技術(shù)問題，本發(fā)明采用的一個(gè)技術(shù)方案是提供一種指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源，指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源包括指數(shù)補(bǔ)償帶隙基準(zhǔn)電路，用于產(chǎn)生與溫度無關(guān)的基準(zhǔn)電壓，指數(shù)補(bǔ)償帶隙基準(zhǔn)電路包括電流鏡電路，包括輸出端以及至少一個(gè)輸入端；帶隙主體電路，包括第一 NPN晶體管Q1、第二 NPN晶體管Q2、第一運(yùn)算放大器Al以及第二運(yùn)算放大器A2，第一運(yùn)算放大器Al以及第二運(yùn)算放大器A2耦接至電流鏡電路的輸出端，第一NPN晶體管Ql耦接至第一運(yùn)算放大器Al，第二 NPN晶體管Q2耦接至第二運(yùn)算放大器A2 ；第一電阻，第一電阻Rl耦接至第一運(yùn)算放大器Al ;第二電阻，第二電阻R2耦接至第二 NPN晶體管Q2 ;第三電阻，第三電阻R3的一端連接輸出端，第三電阻R3的另一端接地。其中，第一 NPN晶體管Ql的基極連接第二 NPN晶體管Q2的基極以及第一運(yùn)算放大器Al的反相輸入端，第一 NPN晶體管Ql的集電極連接第一運(yùn)算放大器Al的同相輸入端以及第二運(yùn)算放大器A2的反相輸入端，第一 NPN晶體管Ql的發(fā)射極接地，第二 NPN晶體管Q2的集電極連接第二運(yùn)算放大器A2的同相輸入端。其中，第一電阻Rl的一端連接第一運(yùn)算放大器Al的反相輸入端,第一電阻Rl的
另一端接地。其中，第二電阻R2的一端連接第二 NPN晶體管Q2的發(fā)射極，第二電阻R2的另一端接地。其中，電流鏡電路包括第一 PMOS管PI、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5，其中第一 PMOS管Pl的源極、第二 PMOS管P2的源極、第三PMOS管P3的源極、第四PMOS管P4的源極以及第五PMOS管P5的源極均連接電源，第一 PMOS管Pl的柵極連接第二 PMOS管P2的柵極、第五PMOS管P5的柵極以及第一運(yùn)算放大器Al的輸出端，第一 PMOS管Pl的漏極連接第一運(yùn)算放大器Al的同相輸入端、第二 PMOS管P2的漏極連接第二運(yùn)算放大器A2的同相輸入端，第三PMOS管P3的柵極連接第四PMOS管P4的柵極以及第二運(yùn)算放大器A2的輸出端，第三PMOS管P3的漏極連接第一運(yùn)算放大器Al的反相輸入端，第四PMOS管P4的漏極和第五PMOS管P5的漏極并聯(lián)作為輸出端，第二 PMOS管P2的漏極和第三PMOS管P3的漏極作為兩個(gè)輸入端。其中，電流鏡電路包括第一 PMOS管P1、第二 PMOS管P2，第三PMOS管P3和第四PMOS管P4，其中第一 PMOS管Pl的源極、第二 PMOS管P2的源極，第三PMOS管P3的源極以及第四PMOS管P4的源極均連接電源VDD，第一 PMOS管Pl的柵極連接第二 PMOS管P2的柵極以及第一運(yùn)算放大器Al的輸出端，第一 PMOS管Pl的漏極連接第一運(yùn)算放大器Al的同相輸入端，第二 PMOS管P2的漏極連接第二運(yùn)算放大器A2的同相輸入端，第三PMOS管P3的柵極連接第四PMOS管P4的柵極以及第二運(yùn)算放大器A2的輸出端，第三PMOS管P3的漏極連接第一運(yùn)算放大器Al的反相輸入端，第四PMOS管P4的漏極作為輸出端，第三PMOS管P3的漏極作為輸入端。其中，指數(shù)補(bǔ)償帶隙基準(zhǔn)電路還包括第四電阻R4，第四電阻R4的一端連接第一NPN晶體管Ql的發(fā)射極以及第二電阻R2的另一端，第四電阻R4的另一端接地。其中，指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源還包括啟動(dòng)電路，啟動(dòng)電路用于在指數(shù)補(bǔ)償帶隙基準(zhǔn)電路接通電源VDD時(shí)，使指數(shù)補(bǔ)償帶隙基準(zhǔn)電路逐步脫離簡并狀態(tài)，直至電流鏡電路、第一 NPN晶體管Ql以及第二 NPN晶體管Q2工作在正常狀態(tài)。其中，啟動(dòng)電路包括第六PMOS管P6、第七PMOS管P7、第一 NMOS管NI、第二 NMOS管N2、第三NMOS管N3以及第四NMOS管N4，第六PMOS管P6的源極和第七PMOS管P7的源極連接電源VDD，第六PMOS管P6的柵極連接第一 PMOS管Pl的柵極，第六PMOS管P6的漏極連接第一 NMOS管NI的漏極，第七PMOS管P7的柵極接地，第七PMOS管P7的漏極連接第二 NMOS管N2的漏極，第一 NMOS管NI的柵極連接第二 NMOS管N2的柵極且與第一 NMOS管NI的漏極短接，第一 NMOS管NI的源極和第二 NMOS管N2的源極接地，第三NMOS管N3的源極和第四NMOS管N4的源極接地，第三NMOS管N3的柵極和第四NMOS管N4的柵極連接第二 NMOS管N2的漏極，第三NMOS管N3的漏極反饋至第三PMOS管P3的柵極，第四NMOS管N4的漏極反饋至第一 PMOS管Pl的柵極。其中，第三電阻R3為可調(diào)電阻，以調(diào)節(jié)基準(zhǔn)電壓。本發(fā)明的指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源相比于傳統(tǒng)的使用PNP晶體管的技術(shù)，本發(fā)明使用NPN晶體管，利用NPN晶體管基極電流與溫度的指數(shù)關(guān)系來實(shí)現(xiàn)指數(shù)補(bǔ)償，能夠提高基準(zhǔn)電壓的穩(wěn)定性，不需要額外增加補(bǔ)償電路，占用芯片面積小，適用范圍廣。


圖I是本發(fā)明指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源第一實(shí)施例的電路示意圖；圖2是本發(fā)明指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源第二實(shí)施例的電路示意圖。
具體實(shí)施例下面結(jié)合附圖和實(shí)施例，對本發(fā)明作進(jìn)一步的詳細(xì)描述。特別指出的是，以下實(shí)施例僅用于說明本發(fā)明，但不對本發(fā)明的范圍進(jìn)行限定，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其它實(shí)施例，都屬于本發(fā)明保護(hù)的范圍。請參閱圖1，圖I是本發(fā)明指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源第一實(shí)施例的電路示意圖。指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源10包括指數(shù)補(bǔ)償帶隙基準(zhǔn)電路12。其中，指數(shù)補(bǔ)償帶隙基準(zhǔn)電路12用于產(chǎn)生與溫度無關(guān)的基準(zhǔn)電壓，其包括電流鏡電路121、帶隙主體電路122、第一電阻R1、第二電阻R2以及第三電阻R3。電流鏡電路121包括至少一個(gè)輸入端以及輸出端，電流鏡電路121將至少一個(gè)輸入端的電流鏡像至輸出端。帶隙主體電路122包括第一 NPN晶體管Q1、第二 NPN晶體管Q2、第一運(yùn)算放大器Al和第二運(yùn)算放大器A2，第一運(yùn)算放大器Al以及第二運(yùn)算放大器A2耦接至電流鏡電路121的輸出端，第一 NPN晶體管Ql耦接至第一運(yùn)算放大器Al，第二 NPN晶體管Q2耦接至第二運(yùn)算放大器A2。第一 NPN晶體管Ql和第二 NPN晶體管Q2為雙極型晶體管。第一電阻Rl耦接至第一運(yùn)算放大器Al。第二電阻R2耦接至第二 NPN晶體管Q2。第三電阻R3的一端連接電流鏡電路121的輸出端，第三電阻R3的另一端接地GND，電流鏡電路121的輸出端作為指數(shù)補(bǔ)償帶隙基準(zhǔn)電路12的輸出端，其輸出的電流在第三電阻R3上產(chǎn)生與溫度無關(guān)的基準(zhǔn)電壓，該基準(zhǔn)電壓即為指數(shù)補(bǔ)償帶隙基準(zhǔn)電路12的輸出電壓。在本實(shí)施例中，第三電阻R3為可調(diào)電阻，以調(diào)節(jié)基準(zhǔn)電壓。具體地，第一 NPN晶體管Ql的基極連接第二 NPN晶體管Q2的基極以及第一運(yùn)算放大器Al的反相輸入端,第一 NPN晶體管Ql的集電極連接第一運(yùn)算放大器Al的同相輸入端以及第二運(yùn)算放大器A2的反相輸入端，第一 NPN晶體管Ql的發(fā)射極接地GND，第二 NPN晶體管Q2的集電極連接第二運(yùn)算放大器A2的同相輸入端。第一電阻Rl的一端連接第一運(yùn)算放大器Al的反相輸入端,第一電阻Rl的另一端接地GND。第二電阻R2的一端連接第二 NPN晶體管Q2的發(fā)射極，第二電阻R2的另一端接地 GND。電流鏡電路121包括第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5。第一 PMOS管Pl的源極、第二 PMOS管P2的源極、第三PMOS管P3的源極、第四PMOS管P4的源極以及第五PMOS管P5的源極均連接電源VDD，第一 PMOS管Pl的柵極連接第二 PMOS管P2的柵極、第五PMOS管P5的柵極以及第一運(yùn)算放大器Al的輸出端，第一 PMOS管Pl的漏極連接第一運(yùn)算放大器Al的同相輸入端、第二 PMOS管P2的漏極連接第二運(yùn)算放大器A2的同相輸入端，第三PMOS管P3的柵極連接第四PMOS管P4的柵極以及第二運(yùn)算放大器A2的輸出端，第三PMOS管P3的漏極連接第一運(yùn)算放大器Al的反相輸入端，第四PMOS管P4的漏極和第五PMOS管P5的漏極并聯(lián)作為電流鏡電路121的輸出端，第二 PMOS管P2的漏極和第三PMOS管P3的漏極作為電流鏡電路121的兩個(gè)輸入端。下面將介紹本實(shí)施例的指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源10產(chǎn)生與溫度無關(guān)的基準(zhǔn)電壓的具體工作過程，為了清楚描述，圖I中設(shè)置了若干節(jié)點(diǎn)(么、8、(、03、？、6、10:在本實(shí)施例中，圖I中所有的MOS管的失配以及電阻的失配均忽略不計(jì)。第一運(yùn)算放大器Al和第二運(yùn)算放大器A2，均為一級運(yùn)放，增益足夠大并且無輸入失調(diào)，因此，由“虛短”可知，節(jié)點(diǎn)C、節(jié)點(diǎn)E、節(jié)點(diǎn)F處的電壓相等。已知晶體管的電流與基極-發(fā)射極電壓之間的關(guān)系為
權(quán)利要求
1.一種指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源，其特征在于，所述指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源包括指數(shù)補(bǔ)償帶隙基準(zhǔn)電路，用于產(chǎn)生與溫度無關(guān)的基準(zhǔn)電壓，所述指數(shù)補(bǔ)償帶隙基準(zhǔn)電路包括電流鏡電路，包括輸出端以及至少一個(gè)輸入端；帶隙主體電路，包括第一 NPN晶體管Q1、第二 NPN晶體管Q2、第一運(yùn)算放大器Al以及第二運(yùn)算放大器A2，所述第一運(yùn)算放大器Al以及所述第二運(yùn)算放大器A2耦接至所述電流鏡電路的輸出端，所述第一 NPN晶體管Ql耦接至所述第一運(yùn)算放大器Al，所述第二 NPN晶體管Q2耦接至所述第二運(yùn)算放大器A2 ；第一電阻，所述第一電阻Rl耦接至所述第一運(yùn)算放大器Al ；第二電阻，所述第二電阻R2耦接至所述第二 NPN晶體管Q2 ；第三電阻，所述第三電阻R3的一端連接所述輸出端，所述第三電阻R3的另一端接地。
2.根據(jù)權(quán)利要求I所述的指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源，其特征在于，所述第一NPN晶體管 Ql的基極連接所述第二 NPN晶體管Q2的基極以及所述第一運(yùn)算放大器Al的反相輸入端， 所述第一 NPN晶體管Ql的集電極連接所述第一運(yùn)算放大器Al的同相輸入端以及所述第二運(yùn)算放大器A2的反相輸入端，所述第一 NPN晶體管Ql的發(fā)射極接地，所述第二 NPN晶體管 Q2的集電極連接所述第二運(yùn)算放大器A2的同相輸入端。
3.根據(jù)權(quán)利要求2所述的指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源，其特征在于，所述第一電阻Rl的一端連接所述第一運(yùn)算放大器Al的反相輸入端，所述第一電阻Rl的另一端接地。
4.根據(jù)權(quán)利要求3所述的指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源，其特征在于，所述第二電阻R2的一端連接所述第二 NPN晶體管Q2的發(fā)射極，所述第二電阻R2的另一端接地。
5.根據(jù)權(quán)利要求4所述的指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源，其特征在于，所述電流鏡電路包括第一 PMOS管P1、第二 PMOS管P2、第三PMOS管P3、第四PMOS管P4以及第五PMOS管P5， 其中所述第一 PMOS管Pl的源極、所述第二 PMOS管P2的源極、所述第三PMOS管P3的源極、 所述第四PMOS管P4的源極以及所述第五PMOS管P5的源極均連接電源，所述第一 PMOS管 Pl的柵極連接所述第二 PMOS管P2的柵極、所述第五PMOS管P5的柵極以及所述第一運(yùn)算放大器Al的輸出端，所述第一 PMOS管Pl的漏極連接所述第一運(yùn)算放大器Al的同相輸入端、所述第二 PMOS管P2的漏極連接所述第二運(yùn)算放大器A2的同相輸入端，所述第三PMOS 管P3的柵極連接所述第四PMOS管P4的柵極以及所述第二運(yùn)算放大器A2的輸出端，所述第三PMOS管P3的漏極連接所述第一運(yùn)算放大器Al的反相輸入端，所述第四PMOS管P4的漏極和所述第五PMOS管P5的漏極并聯(lián)作為所述輸出端，所述第二 PMOS管P2的漏極和所述第三PMOS管P3的漏極作為所述兩個(gè)輸入端。
6.根據(jù)權(quán)利要求4所述的指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源，其特征在于，所述電流鏡電路包括第一 PMOS管P1、第二 PMOS管P2，第三PMOS管P3和第四PMOS管P4，其中所述第一 PMOS管Pl的源極、所述第二 PMOS管P2的源極，所述第三PMOS管P3的源極以及所述第四PMOS管P4的源極均連接電源VDD，所述第一 PMOS管Pl的柵極連接所述第二 PMOS管P2的柵極以及所述第一運(yùn)算放大器Al的輸出端，所述第一 PMOS管Pl的漏極連接所述第一運(yùn)算放大器Al的同相輸入端，所述第二 PMOS管P2的漏極連接所述第二運(yùn)算放大器A2的同相輸入端，所述第三PMOS管P3的柵極連接所述第四PMOS管P4的柵極以及所述第二運(yùn)算放大器A2的輸出端，所述第三PMOS管P3的漏極連接所述第一運(yùn)算放大器Al的反相輸入端，所述第四PMOS管P4的漏極作為所述輸出端，所述第三PMOS管P3的漏極作為所述輸入端。
7.根據(jù)權(quán)利要求6所述的指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源，其特征在于，所述指數(shù)補(bǔ)償帶隙基準(zhǔn)電路還包括第四電阻R4，所述第四電阻R4的一端連接所述第一 NPN晶體管Ql的發(fā)射極以及所述第二電阻R2的所述另一端，所述第四電阻R4的另一端接地。
8.根據(jù)權(quán)利要求5或7所述的指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源，其特征在于，所述指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源還包括啟動(dòng)電路，所述啟動(dòng)電路用于在所述指數(shù)補(bǔ)償帶隙基準(zhǔn)電路接通所述電源VDD時(shí)，使所述指數(shù)補(bǔ)償帶隙基準(zhǔn)電路逐步脫離簡并狀態(tài)，直至所述電流鏡電路、所述第一 NPN晶體管Ql以及所述第二 NPN晶體管Q2工作在正常狀態(tài)。
9.根據(jù)權(quán)利要求8所述的指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源，其特征在于，所述啟動(dòng)電路包括第六PMOS管P6、第七PMOS管P7、第一 NMOS管NI、第二 NMOS管N2、第三NMOS管N3以及第四NMOS管N4，所述第六PMOS管P6的源極和所述第七PMOS管P7的源極連接所述電源VDD， 所述第六PMOS管P6的柵極連接所述第一 PMOS管Pl的柵極，所述第六PMOS管P6的漏極連接所述第一 NMOS管NI的漏極，所述第七PMOS管P7的柵極接地，所述第七PMOS管P7的漏極連接所述第二匪OS管N2的漏極，所述第一 NMOS管NI的柵極連接所述第二 NMOS管N2 的柵極且與所述第一 NMOS管NI的漏極短接，所述第一 NMOS管NI的源極和所述第二 NMOS 管N2的源極接地，所述第三NMOS管N3的源極和所述第四NMOS管N4的源極接地，所述第三NMOS管N3的柵極和所述第四NMOS管N4的柵極連接所述第二 NMOS管N2的漏極，所述第三NMOS管N3的漏極反饋至所述第三PMOS管P3的柵極，所述第四NMOS管N4的漏極反饋至所述第一 PMOS管Pl的柵極。
10.根據(jù)權(quán)利要求I所述的指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源，其特征在于，所述第三電阻R3為可調(diào)電阻，以調(diào)節(jié)所述基準(zhǔn)電壓。全文摘要
本發(fā)明公開了一種指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源。其包括指數(shù)補(bǔ)償帶隙基準(zhǔn)電路，用于產(chǎn)生與溫度無關(guān)的基準(zhǔn)電壓，指數(shù)補(bǔ)償帶隙基準(zhǔn)電路包括電流鏡電路、帶隙主體電路、第一電阻、第二電阻和第三電阻。電流鏡電路具有輸出端和至少一個(gè)輸入端。帶隙主體電路包括第一NPN晶體管、第二NPN晶體管、第一運(yùn)算放大器以及第二運(yùn)算放大器。第一運(yùn)算放大器以及第二運(yùn)算放大器耦接至輸出端，第一NPN晶體管耦接至第一運(yùn)算放大器，第二NPN晶體管耦接至第二運(yùn)算放大器。第一電阻耦接至第一運(yùn)算放大器。第二電阻耦接至第二NPN晶體管。第三電阻的一端連接輸出端，另一端接地。本發(fā)明的指數(shù)補(bǔ)償帶隙基準(zhǔn)電壓源能夠提高基準(zhǔn)電壓的穩(wěn)定性，不需要額外增加補(bǔ)償電路。
文檔編號G05F1/567GK102981546SQ20121048329
公開日2013年3月20日 申請日期2012年11月23日 優(yōu)先權(quán)日2012年11月23日
發(fā)明者趙輝, 沈曄, 莊奕琪, 湯華蓮, 劉俊逸 申請人:國民技術(shù)股份有限公司