專利名稱：多通道協(xié)調(diào)加載控制系統(tǒng)同步數(shù)據(jù)傳輸及同步實(shí)現(xiàn)方法
技術(shù)領(lǐng)域：
本發(fā)明屬于控制技術(shù)，涉及一種多通道協(xié)調(diào)加載控制系統(tǒng)同步數(shù)據(jù)傳輸及同步實(shí)現(xiàn)方法。
背景技術(shù)：
在多點(diǎn)協(xié)調(diào)控制試驗(yàn)中，如典型的結(jié)構(gòu)試驗(yàn)多通道協(xié)調(diào)加載控制(以及各類屬多點(diǎn)位移伺服控制試驗(yàn))中，由于被試件的變形使得各點(diǎn)進(jìn)行單通道加載力(位移)閉環(huán)控制時(shí)，受其它加載點(diǎn)變形的擾動(dòng)而大大影響該點(diǎn)的控制精度。要達(dá)到準(zhǔn)確控制目的，理論上需要根據(jù)被試件的結(jié)構(gòu)特性，建立多加載點(diǎn)的力學(xué)特性矩陣，通過解偶的方法進(jìn)行精確控制。但往往在工程實(shí)現(xiàn)中無法準(zhǔn)確得到被試件的力學(xué)參量而建立加載點(diǎn)準(zhǔn)確的力學(xué)特性矩陣。通常在工程實(shí)踐中一般采用踏步等待的多通道協(xié)調(diào)控制方法:既將試驗(yàn)過程分解成多個(gè)細(xì)微的控制步驟，在控制過程中，每個(gè)加載通道完成一個(gè)控制步驟時(shí)，都要同時(shí)檢查其它加載通道的完成情況，當(dāng)所有通道的控制精度都達(dá)到要求時(shí)，再共同進(jìn)行下一步驟的實(shí)施。該方法的關(guān)鍵是:為達(dá)到實(shí)時(shí)控制而需快速檢測(cè)其它加載通道的控制狀態(tài)；并且為了達(dá)到試驗(yàn)過程的精確控制，要盡可能多地提高每一加載控制步驟的細(xì)分程度，而細(xì)分程度也取決于檢測(cè)其它加載通道狀態(tài)的實(shí)時(shí)性。因此如何在多通道協(xié)調(diào)控制中實(shí)時(shí)傳遞其它通道的控制狀態(tài)是在工程應(yīng)用中準(zhǔn)確實(shí)現(xiàn)多通道協(xié)調(diào)控制方法的關(guān)鍵。在現(xiàn)在工程實(shí)踐中，在控制通道數(shù)比較多(十個(gè)通道以上)的情況下，一般采用的是分布式實(shí)時(shí)控制，通常是利用計(jì)算機(jī)采用軟件通訊方法進(jìn)行多通道之間狀態(tài)的信息傳遞:既控制系統(tǒng)上層計(jì)算機(jī)將所有通道的控制狀態(tài)信息讀回，綜合后將信息再發(fā)送到每個(gè)通道伺服控制器。但是利用軟件方法最終要是受到計(jì)算機(jī)運(yùn)行速度的限制，尤其是隨著控制點(diǎn)的增多(如達(dá)到十個(gè)通道以上，這在大型結(jié)構(gòu)試驗(yàn)是非常普遍的)，計(jì)算機(jī)的開銷成倍增加，往往使得精細(xì)準(zhǔn)確的協(xié)調(diào)控制在工程上難以實(shí)現(xiàn)。本發(fā)明采用一種硬件方法快速實(shí)現(xiàn)多通道之間控制狀態(tài)信息的傳遞與綜合，從而大大提高了多通道協(xié)調(diào)控制系統(tǒng)同步的實(shí)時(shí)性。

發(fā)明內(nèi)容
針對(duì)一般多通道協(xié)調(diào)加載控制系統(tǒng)中采用軟件編程通過通訊的方式來實(shí)現(xiàn)同步而造成速度慢、難于同步的問題，本發(fā)明提出一種采用硬件實(shí)現(xiàn)多通道協(xié)調(diào)加載控制系統(tǒng)同步數(shù)據(jù)傳輸及同步實(shí)現(xiàn)方法。本發(fā)明所采用的技術(shù)方案是:系統(tǒng)由N個(gè)相同的單通道伺服控制器，N個(gè)相同的同步數(shù)據(jù)傳輸接口單元，16條同步線，I個(gè)外同步時(shí)鐘構(gòu)成，其中每個(gè)單通道伺服控制器接一個(gè)同步數(shù)據(jù)傳輸接口單元，每個(gè)同步數(shù)據(jù)傳輸接口單元接受外同步時(shí)鐘CLK控制,夕卜同步時(shí)鐘CLK的頻率F值等于控制系統(tǒng)加載頻率f和一個(gè)加載周期的細(xì)分步驟M的乘積(F=fXM)，并由控制系統(tǒng)設(shè)置；(一)接口單元
接口單元包括:兩個(gè)74ALS654雙向數(shù)據(jù)緩存器、一個(gè)可編程邏輯器件(U3)、一個(gè)與非門芯片，其中:74ALS654雙向數(shù)據(jù)緩存器含有兩個(gè)緩存器A和B，74ALS654雙向數(shù)據(jù)緩存器的緩存器A輸出端與16條同步線高八位同步線相接，74ALS654雙向數(shù)據(jù)緩存器的緩存器B輸出端與單通道伺服控制器處理器的高八位數(shù)據(jù)線相接，74ALS654雙向數(shù)據(jù)緩存器含有兩個(gè)緩存器A和B，74ALS654雙向數(shù)據(jù)緩存器的緩存器A輸出端與16條同步線低八位同步線相接，74ALS654雙向數(shù)據(jù)緩存器的緩存器B輸出端與單通道伺服控制器處理器的低八位數(shù)據(jù)線相接，其中，74ALS654雙向數(shù)據(jù)緩存器的緩存器B輸出端和74ALS654雙向數(shù)據(jù)緩存器的緩存器B輸出端稱為16位B總線，74ALS654雙向數(shù)據(jù)緩存器的緩存器A輸出端和74ALS654雙向數(shù)據(jù)緩存器的緩存器A輸出端稱為16位A總線，①兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的管腳2與管腳22分別相連，并接5伏電源上；②兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的管腳I相連，稱為CAB并連接到可編程邏輯器件的第一個(gè)輸出端；其中CAB為將A總線數(shù)據(jù)存儲(chǔ)到緩存器B ；③兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的管腳23相連，稱為CBA并連接到可編程邏輯器件(U3)的第二個(gè)輸出端；其中，CBA為將存儲(chǔ)的B總線數(shù)據(jù)存儲(chǔ)到緩存器A ;④兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的管腳3相連，稱為GAB并連接到可編程邏輯器件(U3)的第三個(gè)輸出端；其中，GAB為將存儲(chǔ)的B總線數(shù)據(jù)傳遞到A總線；⑤兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的管腳21相連，稱為■并連接到可編程邏輯器件的第四個(gè)輸出端；其中，力將存儲(chǔ)的A總線數(shù)據(jù)傳遞到B總線；⑥兩個(gè)74ALS654雙向數(shù)據(jù)緩存器管腳20 管腳13分別接至單通道伺服控制器處理器的數(shù)據(jù)線(D0 D15)，兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的管腳4 管腳11分別接到16條同步線；⑦一個(gè)與非門芯片的輸入端與可編程邏輯器件的第一個(gè)輸入端相接，并定義為CLK，該與非門芯片的輸出端接可編程邏輯器件的第二個(gè)輸入端并定義為CLKM，同時(shí)接一個(gè)
0.001微微法的無極性電容的一端、電容另一端接地；其中:CLK為外同步時(shí)鐘，CLKM為外同步時(shí)鐘的延時(shí)信號(hào)；⑧可編程邏輯器件的第三個(gè)輸入端至第十個(gè)輸入端分別接單通道伺服控制器處理器的地址線AO A7，可編程邏輯器件的第十一至第十三輸入端分別接單通道伺服控制器處理器的外部地址空間控制線IS、讀控制線RD、寫控制線WR信號(hào)；兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的16位輸出都分別連接到16條同步線上，每條同步線接5K Ω上拉電阻接到5伏電源上；(二)接口單元的控制邏輯單通道伺服控制器設(shè)定在外同步時(shí)鐘CLK為高電平時(shí)向同步線“寫”本通道同步狀態(tài)，在外同步時(shí)鐘CLK為低電平時(shí)從同步線“讀”所有通道綜合的同步狀態(tài)；當(dāng)定義同步數(shù)據(jù)接口緩存器地址為X XOlH時(shí)①CBA等于分別將單通道伺服控制器處理器的地址線的信號(hào)A7、A6、A5、A4、A3、A2、A1、外部地址空間控制線IS、寫控制線WR進(jìn)行邏輯取反，之后和單通道伺服控制器處理器的地址線的信號(hào)AO進(jìn)行邏輯 求與，其結(jié)果再邏輯取反；②CAB等于外同步時(shí)鐘的延時(shí)信號(hào)CLKM的邏輯取反；③GAB等于分別將單通道伺服控制器處理器的地址線的信號(hào)A7、A6、A5、A4、A3、A2、A1、外部地址空間控制線IS、讀控制線RD進(jìn)行邏輯取反，之后和單通道伺服控制器處理器的地址線的信號(hào)AO進(jìn)行邏輯求與； ;—等于分別將單通道伺服控制器處理器的地址線的信號(hào)Α7、Α6、Α5、Α4、A3、Α2、Al、夕丨部地址空間控制線IS進(jìn)行邏輯取反，之后和單通道伺服控制器處理器的地址線的信號(hào)AO進(jìn)行邏輯求與，其結(jié)果再邏輯取反，最后再和外同步時(shí)鐘CLK邏輯求與；(三)同步N個(gè)相同的單通道伺服控制器在多通道協(xié)調(diào)控制系統(tǒng)的每個(gè)單通道伺服控制器中，①定義某一通道的控制狀態(tài)用數(shù)字“ I ”代表本通道控制狀態(tài)達(dá)到要求的控制精度，用數(shù)字“O”代表本通道控制狀態(tài)還沒達(dá)到要求的控制精度；②將通道控制過程細(xì)分為η個(gè)步驟；③當(dāng)某一通道在開始某一細(xì)分控制步驟時(shí)，在該通道伺服控制器中的處理器判斷本通道沒有達(dá)到要求的控制精度以內(nèi)時(shí)，向某一同步線寫“0”，直到達(dá)到要求的控制精度以內(nèi)，則向該同步線寫“I”;④步驟③中的通道伺服控制器再去讀取步驟③中的同步線狀態(tài)；只要掛在該同步線上有任何一個(gè)通道沒有達(dá)到要求的控制精度時(shí)，由于開集電極特性形成“與”的邏輯，則該同步線狀態(tài)將為“0”，此時(shí)該通道就需要等待；只有當(dāng)所有掛在該同步線的控制通道都達(dá)到要求的控制精度時(shí)，根據(jù)“與”邏輯特征，讀回的同步線狀態(tài)才會(huì)為“ 1”，這時(shí)該通道方可進(jìn)行下一步驟的控制過程，直至完成該通道加載全部過程；當(dāng)每個(gè)通道控制按此方法進(jìn)行控制時(shí)，就實(shí)現(xiàn)了系統(tǒng)所有通道的同步控制。所述的同步N個(gè)相同的單通道伺服控制器時(shí)，分別將不同的同步線代表為不同的工作狀態(tài)，使單通道伺服控制器在不同的工作狀態(tài)進(jìn)行相應(yīng)的處理。本發(fā)明的優(yōu)點(diǎn)是:本發(fā)明由于主要是依靠硬件來完成在多通道之間實(shí)時(shí)控制狀態(tài)信息的綜合和傳遞，其速度非常快并且穩(wěn)定`可靠，與通常用軟件通過通訊方式實(shí)現(xiàn)同步方法相比，可更方便快捷地實(shí)現(xiàn)多通道協(xié)調(diào)同步控制功能。尤其是需要協(xié)調(diào)的通道數(shù)越多，如果每個(gè)通道都要通過軟件讀所有其它通道的狀態(tài)，其通訊所占的累計(jì)時(shí)間成指數(shù)增加，以至于在通道數(shù)超過十個(gè)以上時(shí)，軟件同步的方法極大地限制了控制系統(tǒng)的實(shí)時(shí)性，甚至于不具備實(shí)際工程應(yīng)用價(jià)值，而本發(fā)明采用硬件實(shí)現(xiàn)同步的方法，可不受通道數(shù)限制而很好地完成多通道協(xié)調(diào)控制同步功能。本發(fā)明針對(duì)航空結(jié)構(gòu)試驗(yàn)多通道協(xié)調(diào)加載控制，也可應(yīng)用于各類需要多點(diǎn)協(xié)調(diào)控制的系統(tǒng)。由于同步數(shù)據(jù)傳輸接口單元是由集成電路構(gòu)成，同步狀態(tài)數(shù)據(jù)的建立和讀取遠(yuǎn)比利用軟件通訊實(shí)現(xiàn)同步的速度快、穩(wěn)定可靠，可實(shí)時(shí)、方便地實(shí)現(xiàn)多通道之間控制狀態(tài)的信息傳遞與綜合，實(shí)現(xiàn)多通道控制同步功能，從而大大提高了多通道協(xié)調(diào)加載控制的實(shí)時(shí)性。


圖1實(shí)現(xiàn)同步功能的多通道協(xié)調(diào)加載控制系統(tǒng)結(jié)構(gòu)圖；圖2同步數(shù)據(jù)傳輸接口單元原理圖；圖374ALS654芯片的控制邏輯圖；圖4讀寫同步線狀態(tài)的時(shí)序圖。
具體實(shí)施例方式在多通道協(xié)調(diào)控制系統(tǒng)中，控制系統(tǒng)由N個(gè)相同的單通道伺服控制器，N個(gè)相同的同步數(shù)據(jù)傳輸接口單元，一組16條同步線，I個(gè)外同步時(shí)鐘CLK構(gòu)成。其中每個(gè)單通道伺服控制器接一個(gè)同步數(shù)據(jù)傳輸接口單元，同步數(shù)據(jù)傳輸接口輸出掛接在16條同步線上，每個(gè)通道的同步數(shù)據(jù)傳輸接口單元都接受同一外同步時(shí)鐘CLK的控制，CLK的頻率F值等于控制系統(tǒng)加載頻率f和一個(gè)加載周期的細(xì)分步驟M的乘積(F=f XM)，并由控制系統(tǒng)設(shè)置；設(shè)定在CLK為高電平時(shí)通道控制器向同步線“寫”本通道同步狀態(tài)，在CLK為低電平時(shí)通道控制器從同步線“讀”所有通道綜合后的同步狀態(tài)。(一)接口單元接口單元包括:兩個(gè)74ALS654雙向數(shù)據(jù)緩存器U1、U2、一個(gè)可編程邏輯器件U3(如PALCE22V10)、一個(gè)與非門芯片U4 (如74LS14)構(gòu)成，其中:74ALS654雙向數(shù)據(jù)緩存器Ul含有兩個(gè)緩存器A和B，74ALS654雙向數(shù)據(jù)緩存器Ul的緩存器A輸出端與16條同步線高八位同步線相接，74ALS654雙向數(shù)據(jù)緩存器Ul的緩存器B輸出端與單通道伺服控制器處理器的高八位數(shù)據(jù)線相接，74ALS654雙向數(shù)據(jù)緩存器U2含有兩個(gè)緩存器A和B，74ALS654雙向數(shù)據(jù)緩存器U2的緩存器A輸出端與16條同步線低八位同步線相接，74ALS654雙向數(shù)據(jù)緩存器U2的緩存器B輸出端與單通道伺服控制器處理器的低八位數(shù)據(jù)線相接，其中，74ALS654雙向數(shù)據(jù)緩存器Ul的緩存器B輸出端和74ALS654雙向數(shù)據(jù)緩存器U2的緩存器B輸出端稱為16位B總線，74ALS654雙向數(shù)據(jù)緩存器Ul的緩存器A輸出端和74ALS654雙向數(shù)據(jù)緩存器U2的緩存器A輸出端稱為16位A總線，①兩個(gè)74ALS654雙向數(shù)據(jù)緩存器Ul、U2的管腳2與管腳22分別相連，并接5伏電源上；②兩個(gè)74ALS654雙向數(shù)據(jù)緩存器U1、U2的管腳I相連，稱為CAB并連接到可編程邏輯器件U3的第一個(gè)輸出端(如PALCE22V10的管腳18);其中CAB為將A總線數(shù)據(jù)存儲(chǔ)到緩存器B ；③兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的管腳23相連，稱為CBA并連接到可編程邏輯器件U3的第二個(gè)輸出端(如PALCE22V10的管腳22);其中CBA為將B總線數(shù)據(jù)存儲(chǔ)到緩存器A ；④兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的管腳3相連，稱為GAB并連接到可編程邏輯器件U3的第三個(gè)輸出端(如PALCE22V10的管腳14);其中，GAB為將存儲(chǔ)的B總線數(shù)據(jù)傳遞到A總線；⑤兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的管腳21相連，稱為并連接到可編程邏輯器件U3的第四個(gè)輸出端(如PALCE22V10的管腳21);其中■為將存儲(chǔ)的A總線數(shù)據(jù)傳遞到B總線；⑥兩個(gè)74ALS654雙向數(shù)據(jù)緩存器管腳20 管腳13分別接至單通道伺服控制器處理器的數(shù)據(jù)線(D0 D15)，兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的管腳4 管腳11分別接到16條同步線； ⑦一個(gè)非門芯片U4的輸入端(如74LS14的管腳I)與可編程邏輯器件U3的第一個(gè)輸入端(如PALCE22V10的管腳15)相接，并定義為外同步CLK，該與非門芯片U4的輸出端(如74LS14的管腳2)接可編程邏輯器件U3的第二個(gè)輸入端(如PALCE22V10的管腳13)，并定義為CLKM，同時(shí)接一個(gè)0.001微微法的無極性電容的一端、電容另一端接地；其中:CLK為外同步時(shí)鐘，CLKM為外同步時(shí)鐘的延時(shí)信號(hào)；
⑧可編程邏輯器件U3的第三個(gè)輸入端(如PALCE22V10的管腳4)至第十個(gè)輸入端(如PALCE22V10的管腳11)分別接單通道伺服控制器處理器的地址線AO A7，可編程邏輯器件U3的第i^一輸入端至第十三輸入端(如PALCE22V10的管腳I至PALCE22V10的管腳3)分別接單通道伺服控制器處理器的外部地址空間控制線IS、讀控制線RD、寫控制線WR信號(hào)；兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的16位輸出(管腳4至管腳11)都分別連接到16條同步線上，每條同步線接5ΚΩ上拉電阻接到5伏電源上；(二)接口單元的控制邏輯單通道伺服控制器設(shè)定在外同步時(shí)鐘CLK為高電平時(shí)向同步線“寫”本通道同步狀態(tài)，在外同步時(shí)鐘CLK為低電平時(shí)從同步線“讀”所有通道綜合的同步狀態(tài)；當(dāng)定義同步數(shù)據(jù)接口緩存器地址為X XOlH時(shí)①CBA等于分別將單通道伺服控制器處理器的地址線的信號(hào)A7、A6、A5、A4、A3、A2、A1、外部地址空間控制線IS、寫控制線WR進(jìn)行邏輯取反，之后和單通道伺服控制器處理器的地址線的信號(hào)AO進(jìn)行邏輯求與，其結(jié)果再邏輯取反；②CAB等于外同步時(shí)鐘的延時(shí)信號(hào)CLKM的邏輯取反；③GAB等于分別將單通道伺服控制器處理器的地址線的信號(hào)A7、A6、A5、A4、A3、A2、A1、外部地址空間控制線IS、讀控制線RD進(jìn)行邏輯取反，之后和單通道伺服控制器處理器的地址線的信號(hào)AO進(jìn)行邏輯求與；④—等于分別將單通道伺服控制器處理器的地址線的信號(hào)A7、A6、A5、A4、A3、A2、Al、外部地址空間控制線IS進(jìn)行邏輯取反，之后和單通道伺服控制器處理器的地址線的信號(hào)AO進(jìn)行邏輯求與，其結(jié)果再邏輯取反，最后再和外同步時(shí)鐘CLK邏輯求與；

(三)同步N個(gè)相同的 單通道伺服控制器在多通道協(xié)調(diào)控制系統(tǒng)的每個(gè)單通道伺服控制器中，①定義某一通道的控制狀態(tài)用數(shù)字“ I ”代表本通道控制狀態(tài)達(dá)到要求的控制精度，用數(shù)字“O”代表本通道控制狀態(tài)還沒達(dá)到要求的控制精度；②將通道控制過程細(xì)分為η個(gè)步驟；③當(dāng)某一通道在開始某一細(xì)分控制步驟時(shí)，在該通道伺服控制器中的處理器判斷本通道沒有達(dá)到要求的控制精度以內(nèi)時(shí)，向某一同步線寫“0”，直到達(dá)到要求的控制精度以內(nèi)，則向該同步線寫“I”;④步驟③中的通道伺服控制器再去讀取步驟③中的同步線狀態(tài)；只要掛在該同步線上有任何一個(gè)通道沒有達(dá)到要求的控制精度時(shí)，由于開集電極特性形成“與”的邏輯，則該同步線狀態(tài)將為“0”，此時(shí)該通道就需要等待；只有當(dāng)所有掛在該同步線的控制通道都達(dá)到要求的控制精度時(shí)，根據(jù)“與”邏輯特征，讀回的同步線狀態(tài)才會(huì)為“ 1”，這時(shí)該通道方可進(jìn)行下一步驟的控制過程，直至完成該通道加載全部過程；當(dāng)每個(gè)通道控制按此方法進(jìn)行控制時(shí)，就實(shí)現(xiàn)了系統(tǒng)所有通道的同步控制；上述是只涉及到一個(gè)基本的伺服控制狀態(tài)“達(dá)到要求的控制精度”的描述，它用16條同步線中的一根即可實(shí)現(xiàn)。而實(shí)際工程實(shí)現(xiàn)中，往往伺服控制狀態(tài)可能是多種狀態(tài)形式，如正常、超差、超限、故障等，甚至超限也可細(xì)分為普通超限和超極限，因此在工程實(shí)施中可以根據(jù)實(shí)際情況，采用16條同步線中的多根同步線增加傳遞信息。每個(gè)通道控制單元可以針對(duì)不同狀態(tài)采取特定的處理流程，例如:第一條同步線狀態(tài)(同步寄存器位O):為“I”代表正常，同步進(jìn)行下一步驟；
為“O”代表超差，本通道控制需等待；第二條同步線狀態(tài)(同步寄存器位I):為“I”代表正常，可繼續(xù)；為“O”代表超限，暫停試驗(yàn)(如保持或卸載)；第三條同步線狀態(tài)(同步寄存器位2):為“ I”代表正常，可繼續(xù)；為“ I”代表超極限，緊急停止試驗(yàn)；第四條同步線狀態(tài)(同步寄存器位3):為“ I”代表正常，可繼續(xù)；為“O”代表故障，緊急停止試驗(yàn)并停止動(dòng)力能源供應(yīng)；依次類推...。
權(quán)利要求
1.一種多通道協(xié)調(diào)加載控制系統(tǒng)同步數(shù)據(jù)傳輸及同步實(shí)現(xiàn)方法，其特征是:系統(tǒng)由N個(gè)相同的單通道伺服控制器，N個(gè)相同的同步數(shù)據(jù)傳輸接口單元，16條同步線，I個(gè)外同步時(shí)鐘構(gòu)成，其中每個(gè)單通道伺服控制器接一個(gè)同步數(shù)據(jù)傳輸接口單元，每個(gè)同步數(shù)據(jù)傳輸接口單元接受外同步時(shí)鐘CLK控制，外同步時(shí)鐘CLK的頻率F值等于控制系統(tǒng)加載頻率f和一個(gè)加載周期的細(xì)分步驟M的乘積(F=fXM)，并由控制系統(tǒng)設(shè)置； (一)接口單元 接口單元包括:兩個(gè)74ALS654雙向數(shù)據(jù)緩存器(U1、U2)、一個(gè)可編程邏輯器件(U3)、一個(gè)與非門芯片(U4)，其中:74ALS654雙向數(shù)據(jù)緩存器(Ul)含有兩個(gè)緩存器A和B，74ALS654雙向數(shù)據(jù)緩存器(Ul)的緩存器A輸出端與16條同步線高八位同步線相接，74ALS654雙向數(shù)據(jù)緩存器(Ul)的緩存器B輸出端與單通道伺服控制器處理器的高八位數(shù)據(jù)線相接，74ALS654雙向數(shù)據(jù)緩存器(U2)含有兩個(gè)緩存器A和B，74ALS654雙向數(shù)據(jù)緩存器(U2)的緩存器A輸出端與16條同步線低八位同步線相接，74ALS654雙向數(shù)據(jù)緩存器(U2)的緩存器B輸出端與單通道伺服控制器處理器的低八位數(shù)據(jù)線相接，其中，74ALS654雙向數(shù)據(jù)緩存器(Ul)的緩存器B輸出端和74ALS654雙向數(shù)據(jù)緩存器(U2)的緩存器B輸出端稱為16位B總線，74ALS654雙向數(shù)據(jù)緩存器(Ul)的緩存器A輸出端和74ALS654雙向數(shù)據(jù)緩存器(U2)的緩存器A輸出端稱為16位A總線， (I)兩個(gè)74ALS654雙向數(shù)據(jù)緩存器(U1、U2)的管腳2與管腳22分別相連，并接5伏電源上； ②兩個(gè)74ALS654雙向數(shù)據(jù)緩存器(U1、U2)的管腳I相連，稱為CAB并連接到可編程邏輯器件(U3)的第一個(gè)輸出端；其中CAB為將A總線數(shù)據(jù)存儲(chǔ)到緩存器B ； ③兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的管腳23相連，稱為CBA并連接到可編程邏輯器件(U3)的第二個(gè)輸出端；其中CBA為將B總線數(shù)據(jù)存儲(chǔ)到緩存器A ; ④兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的管腳3相連，稱為GAB并連接到可編程邏輯器件(U3)的第三個(gè)輸出端；其中，GAB為將存儲(chǔ)的B總線數(shù)據(jù)傳遞到A總線； ⑤兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的管腳21相連，稱為—并連接到可編程邏輯器件(U3)的第四個(gè)輸出端；其中，為將存儲(chǔ)的A總線數(shù)據(jù)傳遞到B總線； ⑥兩個(gè)74ALS654雙向數(shù)據(jù)緩存器管腳20 管腳13分別接至單通道伺服控制器處理器的數(shù)據(jù)線(D0 D15)，兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的管腳4 管腳11分別接到16條同步線； ⑦一個(gè)與非門芯片(U4)的輸入端與可編程邏輯器件(U3)的第一個(gè)輸入端相接，并定義為CLK，該與非門芯片(U4)的輸出端接可編程邏輯器件(U3)的第二個(gè)輸入端并定義為CLKM，同時(shí)接一個(gè)0.001微微法的無極性電容的一端、電容另一端接地；其中:CLK為外同步時(shí)鐘，CLKM為外同步時(shí)鐘的延時(shí)信號(hào)； ⑧可編程邏輯器件(U3)的第三個(gè)輸入端至第十個(gè)輸入端分別接單通道伺服控制器處理器的地址線AO A7，可編程邏輯器件(U3)的第十一至第十三輸入端分別接單通道伺服控制器處理器的外部地址空間控制線IS、讀控制線RD、寫控制線WR信號(hào)；兩個(gè)74ALS654雙向數(shù)據(jù)緩存器的16位輸出都分別連接到16條同步線上，每條同步線接5ΚΩ上拉電阻接到5伏電源上，外同步時(shí)鐘CLK接到每個(gè)接口單元的與非門芯片(U4)的輸入端和可編程邏輯器件(U3)的第十四個(gè)輸 入端，(二)接口單元的控制邏輯 單通道伺服控制器設(shè)定在外同步時(shí)鐘CLK為高電平時(shí)向同步線“寫”本通道同步狀態(tài)，在外同步時(shí)鐘CLK為低電平時(shí)從同步線“讀”所有通道綜合的同步狀態(tài)； 當(dāng)定義同步數(shù)據(jù)接口緩存器地址為X XOlH時(shí)， ①CBA等于分別將單通道伺服控制器處理器的地址線的信號(hào)A7、A6、A5、A4、A3、A2、A1、外部地址空間控制線IS、寫控制線WR進(jìn)行邏輯取反，之后和單通道伺服控制器處理器的地址線的信號(hào)AO進(jìn)行邏輯求與，其結(jié)果再邏輯取反； ②CAB等于外同步時(shí)鐘的延時(shí)信號(hào)CLKM的邏輯取反； ③GAB等于分別將單通道伺服控制器處理器的地址線的信號(hào)A7、A6、A5、A4、A3、A2、A1、外部地址空間控制線IS、讀控制線RD進(jìn)行邏輯取反，之后和單通道伺服控制器處理器的地址線的信號(hào)AO進(jìn)行邏輯求與； ④—等于分別將單通道伺服控制器處理器的地址線的信號(hào)A7、A6、A5、A4、A3、A2、A1、外部地址空間控制線IS進(jìn)行邏輯取反，之后和單通道伺服控制器處理器的地址線的信號(hào)AO進(jìn)行邏輯求與，其結(jié)果再邏輯取反，最后再和外同步時(shí)鐘CLK邏輯求與； (三)同步N個(gè)相同的單通道伺服控制器 在多通道協(xié)調(diào)控制系統(tǒng)的每個(gè)單 通道伺服控制器中， ①定義某一通道的控制狀態(tài)用數(shù)字“I ”代表本通道控制狀態(tài)達(dá)到要求的控制精度，用數(shù)字“O”代表本通道控制狀態(tài)還沒達(dá)到要求的控制精度； ②將通道控制過程細(xì)分為η 個(gè)步驟； ③當(dāng)某一通道在開始某一細(xì)分控制步驟時(shí)，在該通道伺服控制器中的處理器判斷本通道沒有達(dá)到要求的控制精度以內(nèi)時(shí)，向某一同步線寫“0”，直到達(dá)到要求的控制精度以內(nèi)，則向該同步線寫“I”； ④步驟③中的通道伺服控制器再去讀取步驟③中的同步線狀態(tài)；只要掛在該同步線上有任何一個(gè)通道沒有達(dá)到要求的控制精度時(shí)，由于開集電極特性形成“與”的邏輯，則該同步線狀態(tài)將為“0”，此時(shí)該通道就需要等待；只有當(dāng)所有掛在該同步線的控制通道都達(dá)到要求的控制精度時(shí)，根據(jù)“與”邏輯特征，讀回的同步線狀態(tài)才會(huì)為“ 1”，這時(shí)該通道方可進(jìn)行下一步驟的控制過程，直至完成該通道加載全部過程；當(dāng)每個(gè)通道控制按此方法進(jìn)行控制時(shí)，就實(shí)現(xiàn)了系統(tǒng)所有通道的同步控制。
2.根據(jù)權(quán)利要求1所述的一種多通道協(xié)調(diào)加載控制系統(tǒng)同步數(shù)據(jù)傳輸及同步實(shí)現(xiàn)方法，其特征是:所述的同步N個(gè)相同的單通道伺服控制器時(shí)，分別將不同的同步線代表為不同的工作狀態(tài)，使單通道伺服控制器在不同的工作狀態(tài)進(jìn)行相應(yīng)的處理。
全文摘要
本發(fā)明屬于控制技術(shù)，涉及一種多通道協(xié)調(diào)加載控制系統(tǒng)同步數(shù)據(jù)傳輸及同步實(shí)現(xiàn)方法。系統(tǒng)由N個(gè)相同的單通道伺服控制器，N個(gè)相同的同步數(shù)據(jù)傳輸接口單元，16條同步線，1個(gè)外同步時(shí)鐘構(gòu)成，其中每個(gè)單通道伺服控制器接一個(gè)同步數(shù)據(jù)傳輸接口單元，每個(gè)同步數(shù)據(jù)傳輸接口單元接受外同步時(shí)鐘CLK控制，外同步時(shí)鐘CLK的頻率F值等于控制系統(tǒng)加載頻率f和一個(gè)加載周期的細(xì)分步驟M的乘積(F=f×M)，并由控制系統(tǒng)設(shè)置。本發(fā)明由于主要是依靠硬件來完成在多通道之間實(shí)時(shí)控制狀態(tài)信息的綜合和傳遞，其速度非?？觳⑶曳€(wěn)定可靠，與通常用軟件通過通訊方式實(shí)現(xiàn)同步方法相比，可更方便快捷地實(shí)現(xiàn)多通道協(xié)調(diào)同步控制功能。
文檔編號(hào)G05B23/02GK103092185SQ201210581008
公開日2013年5月8日 申請(qǐng)日期2012年12月27日 優(yōu)先權(quán)日2012年12月27日
發(fā)明者劉恩朋 申請(qǐng)人:中國(guó)航空工業(yè)集團(tuán)公司北京長(zhǎng)城航空測(cè)控技術(shù)研究所, 中航高科智能測(cè)控有限公司, 北京瑞賽長(zhǎng)城航空測(cè)控技術(shù)有限公司