專利名稱：一種低壓帶隙電壓基準電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及電壓基準源技術(shù)，尤其涉及一種低壓帶隙(Bandgap)電壓基準電路。
背景技術(shù)：
電壓基準源作為一個基本的單元電路，在數(shù)/模(D/A)、模/數(shù)(A/D)轉(zhuǎn)換器和SDRAM等電路中占有極其重要的地位。在眾多類型的電壓基準源中，Bandgap電壓基準電路應用最為廣泛。傳統(tǒng)的Bandgap電壓基準電路一般有圖I和圖2所示的兩種結(jié)構(gòu)，圖I中，P型-金屬-氧化物-半導體(PMOS，P-Mental-Oxide-Semiconductor) Pl I、PM0SP12、PM0S P13 構(gòu)成共源共柵的電流鏡，用于鏡像彼此電路上的電流，PM0SP14、PM0S P15、PM0S P16構(gòu)成串疊式(cascode)電路，運算放大器(以下簡稱運放)OPl的正輸入端連接PMOS P15的漏極，電阻Rll的一端，負輸入端連接PMOS P16的漏極和PNP M2的發(fā)射極，輸出端連接PMOS P12和PMOSP13的柵極，電阻Rll的另一端連接PNP Ml的發(fā)射極，PNP Ml的基極與PNPM2的基極連接在一起，并接地，PNP Ml和PNP M2的集電極均接地，PMOS P14的漏極作為輸出端，輸出電壓為VBG，并連接電阻R12的一端，電阻R12的另一端連接PNP M3的發(fā)射極，PNP M3的基極和集電極均接地。圖I所示的Bandgap電壓基準電路，運放OPl的正、負輸入端的電壓相同，所述PNP M2 一般為多個PNP并聯(lián)，所述運放OPl采用PMOS輸入對結(jié)構(gòu)，運放OPl正常工作所需最小的輸入電壓VCC= I Vbe I+ I Vgs I+ I Vds |，其中，IVbeI為PNP M2的發(fā)射極-基極電壓，|Vgs|為運放OPl中PMOS輸入對的源極-柵極電壓，|Vds|為運放OPl中PMOS輸入對的源極-漏極電壓，由于IVgsI電壓較大，導致VCC電壓較大，一般最小也需要2V左右。圖2中，PMOS P2UPMOS P22、PM0S P23構(gòu)成共源共柵的電流鏡，用于鏡像彼此電路上的電流，PMOS P24、PM0S P25、PM0S P26構(gòu)成串疊式(cascode)電路，運算放大器(以下簡稱運放)0P2的正輸入端通過電阻R23連接PNP M4和PNP M5的基極，并通過電阻R21連接PMOS P25的漏極，負輸入端通過電阻R24連接PNP M4和PNP M5的基極，并通過電阻R22連接PMOS P26的漏極和PNP M5的發(fā)射極，輸出端連接PMOS P22和PMOS P23的柵極，電阻R25的一端連接PMOS P25的漏極，另一端連接PNP M4的發(fā)射極，PNP M4的基極與PNP M5的基極連接在一起，并接地，PNP M4和PNP M5的集電極均接地，PMOS P24的漏極作為輸出端，輸出電壓為VBG，并連接電阻R26的一端，電阻R26的另一端接地。圖2所示的Bandgap電壓基準電路，運放0P2的正、負輸入端的電壓相同，電阻R21與電阻R23的阻值比等于電阻R22與電阻R24的阻值比，如電阻R21可以是兩個電阻R22串聯(lián)，電阻R23可以是兩個電阻R24串聯(lián)，等等；所述運放0P2采用PMOS輸入對結(jié)構(gòu)，運放0P2正常工作所需最小的輸入電壓較小，但由于電阻R21與電阻R22的存在，放大了運放0P2的偏差(offset)，不利于應用。
實用新型內(nèi)容為解決現(xiàn)有技術(shù)中的問題，本實用新型的主要目的在于提供一種低壓Bandgap電壓基準電路。為達到上述目的，本實用新型的技術(shù)方案是這樣實現(xiàn)的本實用新型提供的一種低壓Bandgap電壓基準電路，該電路包括接收運放的輸出信號，提供電流給兩條雙極結(jié)型晶體管(BJT, BipolarJunctionTransistor)支路的電流鏡；差分輸入兩條BJT支路上端的電壓，產(chǎn)生輸出信號給所述電流鏡，利用深度負反饋使兩條BJT支路上端的電壓相等的運放，所述運放為N型-金屬-氧化物-半導體(NMOS)輸入對結(jié)構(gòu)； 根據(jù)運放中NMOS輸入對的工作情況自適應調(diào)整兩條BJT支路中共基極BJT的基極電壓的自適應調(diào)整電路；根據(jù)共基極BJT的基極電壓，控制自身支路的電流，保證所述運放正常工作的兩條BJT支路；鏡像產(chǎn)生Bandgap電壓基準電路的輸出電壓的Bandgap輸出電路。上述方案中，所述運放、和/或電流鏡、和/或Bandgap輸出電路、和/或自適應調(diào)整電路中還包括串疊式(cascode)電路。本實用新型提供的低壓Bandgap電壓基準電路,將兩條BJT, Bipolar JunctionTransistor支路差分輸入到采用NMOS輸入對結(jié)構(gòu)的運放，所述運放輸出端連接電流鏡，利用深度負反饋使兩條BJT支路上端的電壓相等；根據(jù)運放中NMOS輸入對的工作情況自適應調(diào)整兩條BJT支路中共基極BJT的基極電壓，控制兩條BJT支路的電流，保證所述運放正常工作；鏡像產(chǎn)生Bandgap電壓基準電路的輸出電壓；如此，能夠減小Bandgap電壓基準電路的輸入電壓，使該Bandgap電壓基準電路能夠在較低的輸入電壓下工作，并且避免了運放的offset被放大。

圖I為現(xiàn)有技術(shù)中提供的一種Bandgap電壓基準電路的連接不意圖；圖2為現(xiàn)有技術(shù)中提供的另一種Bandgap電壓基準電路的連接不意圖；圖3為本實用新型實施例提供的Bandgap電壓基準電路的結(jié)構(gòu)示意圖；圖4為本實用新型實施例提供的Bandgap電壓基準電路的連接不意圖；圖5為本實用新型又一實施例提供的Bandgap電壓基準電路的連接不意圖；圖6為本實用新型實施例提供的Bandgap電壓基準電路的實現(xiàn)方法流程示意圖；圖7為本實用新型實施例的Bandgap電壓基準電路的輸出電壓隨溫度變化的測試結(jié)果示意圖。
具體實施方式
本實用新型的基本思想是將兩條BJT支路上端的電壓差分輸入到采用NMOS輸入對結(jié)構(gòu)的運放，所述運放輸出端連接電流鏡，利用深度負反饋使兩條BJT支路上端的電壓相等；根據(jù)運放中NMOS輸入對的工作情況自適應調(diào)整兩條BJT支路中共基極BJT的基極電壓，控制兩條BJT支路的電流，保證所述運放正常工作。下面通過附圖及具體實施例對本實用新型做進一步的詳細說明。本實用新型實施例實現(xiàn)一種低壓Bandgap電壓基準電路，如圖3所示，該電路包括電流鏡、采用NMOS輸入對結(jié)構(gòu)的運放、Bandgap輸出電路、自適應調(diào)整電路、兩條BJT支路;其中，所述電流鏡，配置為接收運放的輸出信號，提供電流給兩條BJT支路；所述運放，配置為差分輸入兩條BJT支路上端的電壓，傳輸輸出信號給所述電流鏡，利用深度負反饋使兩條BJT支路上端的電壓相等；所述自適應調(diào)整電路，配置為根據(jù)運放中NMOS輸入對的工作情況自適應調(diào)整兩條BJT支路中共基極BJT的基極電壓；·[0028]所述兩條BJT支路，配置為根據(jù)共基極BJT的基極電壓，控制自身支路的電流，保證所述運放正常工作；所述Bandgap輸出電路,配置為鏡像產(chǎn)生Bandgap電壓基準電路的輸出電壓；所述共基極BJT —般為共基極的PNP ；如圖4所示的Bandgap電壓基準電路，在圖4中不示出自適應調(diào)整電路，其中，所述電流鏡由共源共柵的PMOS P42和PMOS P43構(gòu)成；所述兩條BJT支路中左邊支路包括電阻R41和PNP M6，其中，電阻R41的一端連接運放0P3的正輸入端，另一端連接PNP M6的發(fā)射極，PNP M6的集電極接地，基極與右邊支路的PNP M7的基極連接；PNP M7的發(fā)射極連接所述運放0P3的負輸入端，集電極接地；所述運放0P3采用NOMS輸入對結(jié)構(gòu)，正負輸入端分別連接兩條BJT支路，輸出端連接PMOS P42和PMOS P43的柵極；所述運放0P3的正負輸入端之間還串聯(lián)電阻R42和電阻R43，電阻R42和電阻R43之間對PNP M6和PNP M7的基極連接電阻R44 ;所述Bandgap輸出電路包括PMOS P41和電阻R45，所述PMOS P41與PMOS P42采用共源共柵連接，鏡像左邊支路的電流，電流通過電阻R45產(chǎn)生Bandgap電壓基準電路的輸出電壓VBG。圖4中所述運放0P3的正負輸入端的電壓相等,都等于PNP M7的發(fā)射極-基極電壓I Vbe I，左邊支路的電阻R41上的電壓等于PNP M7的發(fā)射極-基極電壓減去PNP M6的發(fā)射極-基極電壓，為d| Vbe |，左邊支路的電阻R41上的電流為12 = d|Vbe|/R41，電阻R42上的電流為 13 = |Vbe|/(R42+(l+l/a)*R44)，所述Bandgap輸出電路的電流Il = 12+13，輸出電壓VBG= I1*R45，其中，a為電阻R42與電阻R43上的電流比，12提供正溫度系數(shù)，13提供負溫度系數(shù)，通過調(diào)節(jié)電阻R41、電阻R42、電阻R43和電阻R44阻值的比例，獲得與溫度無關(guān)的輸出電壓VBG。圖4中PMOS P44、PM0S P45、PM0S P46作為cascode電路，用于增加輸出阻抗。如圖5所示的Bandgap電壓基準電路，采用NMOS輸入對結(jié)構(gòu)的運放由PMOS P511、PMOS P512、PM0S P519、PM0S P520、NM0S N5UNM0S N52 構(gòu)成，其中，PMOS P51K PMOS P512共源共柵連接；PM0S P519、PM0S P520作為cascode電路分別連接PMOS P51KPMOS P512的漏極；NM0S N51柵極連接兩條BJT支路的左邊支路，漏極連接PMOS P519的漏極，源極作為反饋端連接自適應調(diào)整電路，并連接NMOS N52的源極；NMOS N52柵極連接兩條BJT支路的右邊支路，漏極作為輸出端連接電流鏡，并連接PMOS P520的漏極，源極連接NMOS N52的源極；所述PMOS P519和PMOS P520為可選的，在不使用時，相當于將PMOS P519和PMOS P520的源極和漏極短路。接收運放的輸出信號的電流鏡由PMOS P57、PM0S P58、PMOS P518、PMOS P521構(gòu)成，PMOS P57和PMOS P58為共源共柵連接，且各自的柵極連接NMOS N52的漏極；PMOSP518、PM0S P521為可選的，在不使用時，相當于將PMOS P518和PMOS P521的源極和漏極
短路；Bandgap 輸出電路由 PMOS P524、PMOS P525、電阻 R56 構(gòu)成，其中，PMOS P524 與PMOS P51K PMOS P512共源共柵連接，PMOS P525作為cascode電路連接PMOS P524的漏極，PMOS P525的漏極輸出Bandgap電壓基準電路的輸出電壓VBG，并連接電阻R56 ;所述PMOS P525為可選的，在不使用時，相當于將PMOS P525的源極和漏極短路；自適應調(diào)整電路由 PMOS P54、PM0S P 55,PMOS P56、PM0S P515、PM0S P516、PM0SP517、PM0S P527、PM0S P528、PM0S P529、NM0S N56、NM0S N59、NM0S N513、NM0S N514、NM0SN520構(gòu)成，其中，PMOS P54、PM0S P55、PM0S P56共源共柵連接；PM0S P515、PM0S P516、PM0S·P517 作為 cascode 電路分別連接 PMOS P54、PM0S P55、PM0S P56 的漏極；PMOS P527 的源極連接PMOS P515的漏極，并連接PMOS P528、PMOS P529的源極，漏極通過電阻R57接地，柵極連接參考電壓VREF ；PM0S P528的柵極連接NMOS N56的源極和NMOS N513的漏極，漏極與PMOS P529的漏極一起連接NM0SN59的源極和NMOS N520的漏極；PM0S P529的柵極連接匪OS N51和匪OS N52的源極、及匪OS N514的漏極；W0S N514和匪OS N520的源極均接地，柵極連接驅(qū)動電壓；NM0S N56的柵極與NMOS N59的漏極連接；NM0S N56的源極還連接兩條BJT支路中共基極BJT的基極；所述PMOS P515、PMOS P516、PMOS P517為可選的，在不使用時，相當于將PMOS P515、PM0S P516、PM0S P517的源極和漏極短路；兩條BJT支路由電阻R51、電阻R52、電阻R53、電阻R54、電阻R55、PNP M51、PNPM52構(gòu)成，其中，PNP M5UPNP M52的基極連接在一起，共同連接到PMOS P528的柵極和NMOSN56的源極，且不接地。圖5中所述自適應調(diào)整電路的PMOS P528、PMOS P529上的電流之和等于PMOSP527上的電流，在運放的NMOS N51和NMOS N52的源極電壓變低時，調(diào)大NMOS N56上的電流，拉高兩條BJT支路中PNP M5UPNP M52的基極電壓，在PNP M5UPNP M52的基極電壓被拉高后，兩條BJT支路中的電流變大，拉高運放的NMOS N51和NMOS N52的源極電壓；在運放的NMOS N51和NMOS N52的源極電壓變高時，調(diào)小NMOS N56上的電流，拉低兩條BJT支路中PNP M5UPNP M52的基極電壓；在PNP M51、PNP M52的基極電壓被拉低后，兩條BJT支路中的電流變小，拉低運放的NMOS N51和NMOS N52的源極電壓；這樣，能夠保證所述運放正常工作。這里所述NMOS N51和NMOS N52的源極電壓變低或高，是相對于所述運放正常工作時NMOS N51和NMOS N52的源極電壓，這個電壓根據(jù)實際應用進行設(shè)定。圖5所示的Bandgap電壓基準電路，所述運放正常工作所需最小的輸入電壓VCC= VBASE+|Vbe| + |Vds|，其中，VBASE為兩條BJT支路中共基極BJT的基極電壓，Vbe為PNPM52的發(fā)射極-基極電壓，I Vds I為匪OS N51和NMOS N52的漏極-源極電壓，由于VBASE電壓較小，所需最小的輸入電壓VCC電壓一般可以在I. 2V左右；并且，由于所述運放的正負輸入端直接接入兩個BJT支路，因此運放的offset也不會被放大。圖5中的Bandgap電壓基準電路還包括偏置電流源芯片T51，配置為提供PMOS柵極驅(qū)動電壓和NMOS柵極驅(qū)動電壓；[0042]所述偏置電流源芯片T51還配置為檢測輸入電壓VCC是否正常，輸出相應的輸入電壓VCC正常信號VCC_0K或輸入電壓VCC不正常信號VCC_BAD。圖5中的Bandgap電壓基準電路還包括輸入保護電路，配置為根據(jù)輸入電壓VCC正常信號VCC_0K或輸入電壓VCC不正常信號VCC_BAD對Bandgap電壓基準電路進行開啟或關(guān)閉，如圖 5 中所示的 PMOS P5UPM0S P526.NM0S N55.NM0S N510,NMOS N516,NMOS N519構(gòu)成了輸入保護電路。圖5中的Bandgap電壓基準電路還包括輸出保護電路，配置為根據(jù)是否有輸出電壓，產(chǎn)生相應的輸出正常信號VBG_0K或輸出不正常信號VBG_BAD，根據(jù)輸出正常信號VBG_OK或輸出不正常信號VBG_BAD對Bandgap電壓基準電路進行開啟或關(guān)閉；如圖5中所示的PMOS P530.NM0S N58、NM0SN515、反相器T2構(gòu)成了輸出保護電路。圖5中的Bandgap電壓基準電路還包括參考電壓產(chǎn)生電路，由于向自適應調(diào)整電路提供參考電壓VREF。圖5中的Bandgap電壓基準電路還包括啟動電路，配置為在上電時拉低所述運放的輸出端電壓，使運放快速啟動，在有輸出電壓后，停止拉低所述運放的輸出端電壓；如圖5 中的 PNPM53、NM0S N57.NM0S N517、NM0S N518 構(gòu)成了啟動電路。本實用新型實施例的低壓Bandgap電壓基準電路的實現(xiàn)方法，如圖6所示，該方法包括以下幾個步驟步驟101 :將兩條BJT支路上端的電壓差分輸入到采用NMOS輸入對結(jié)構(gòu)的運放，所述運放輸出端連接電流鏡，利用深度負反饋使兩條BJT支路上端的電壓相等；步驟102 :根據(jù)運放中NMOS輸入對的工作情況自適應調(diào)整兩條BJT支路中共基極BJT的基極電壓，控制兩條BJT支路的電流，保證所述運放正常工作；具體的，在運放中NMOS輸入對的源極電壓變低時，拉高兩條BJT支路中共基極BJT的基極電壓，拉高運放的NMOS輸入對的源極電壓；在運放中NMOS輸入對的源極電壓變高時，拉低兩條BJT支路中共基極BJT的基極電壓，拉低運放的NMOS輸入對的源極電壓；所述共基極BJT —般為共基極的PNP。步驟103 :鏡像產(chǎn)生Bandgap電壓基準電路的輸出電壓；具體的，鏡像兩條BJT支路中有串聯(lián)電阻的支路的電流，通過分壓電阻產(chǎn)生Bandgap電壓基準電路的輸出電壓。上述方法還包括檢測輸入電壓是否正常，輸出相應的輸入電壓正常信號或輸入電壓不正常信號。進一步地，上述方法還包括根據(jù)輸入電壓正常信號或輸入電壓不正常信號對Bandgap電壓基準電路進行開啟或關(guān)閉。進一步地,上述方法還包括根據(jù)是否有輸出電壓，產(chǎn)生相應的輸出正常信號或輸出不正常信號，根據(jù)輸出正常信號或輸出不正常信號對Bandgap電壓基準電路進行開啟或關(guān)閉。圖7給出了本實用新型實施例的Bandgap電壓基準電路的輸出電壓隨溫度變化的三次測試結(jié)果，每條曲線表示一次測試，可以看出溫度在-40°C 100°C之間時，Bandgap電壓基準電路的輸出電壓變化不大于2mV，因此，本實用新型實施例的Bandgap電壓基準電路的溫度系數(shù)能夠符合現(xiàn)有技術(shù)的技術(shù)要求。[0058]以上所述，僅為本實用新型的較佳實施例而已，并非用于限定本實用新型的保護范圍?！?br> 權(quán)利要求1.一種低壓帶隙(Bandgap)電壓基準電路,其特征在于,該電路包括 接收運放的輸出信號，提供電流給兩條雙極結(jié)型晶體管(BJT)支路的電流鏡； 差分輸入兩條BJT支路上端的電壓，產(chǎn)生輸出信號給所述電流鏡，利用深度負反饋使兩條BJT支路上端的電壓相等的運放，所述運放為N型-金屬-氧化物-半導體(NMOS)輸入對結(jié)構(gòu)； 根據(jù)運放中NMOS輸入對的工作情況自適應調(diào)整兩條BJT支路中共基極BJT的基極電壓的自適應調(diào)整電路； 根據(jù)共基極BJT的基極電壓，控制自身支路的電流，保證所述運放正常工作的兩條BJT支路； 鏡像產(chǎn)生Bandgap電壓基準電路的輸出電壓的Bandgap輸出電路。
2.根據(jù)權(quán)利要求I所述的Bandgap電壓基準電路，其特征在于，所述共基極BJT為共基極的PNP。
3.根據(jù)權(quán)利要求2所述的Bandgap電壓基準電路，其特征在于，所述采用NMOS輸入對結(jié)構(gòu)的運放由 PM0SP511、PM0SP512、NM0SN5U NM0SN52 構(gòu)成，其中，PM0SP511、PM0SP512 共源共柵連接；NM0SN51柵極連接兩條BJT支路的左邊支路，漏極連接PM0SP511的漏極，源極作為反饋端連接自適應調(diào)整電路，并連接NM0SN52的源極；NM0SN52柵極連接兩條BJT支路的右邊支路，漏極作為輸出端連接電流鏡，并連接PM0SP512的漏極，源極連接NM0SN52的源極。
4.根據(jù)權(quán)利要求3所述的Bandgap電壓基準電路，其特征在于，所述電流鏡由PM0SP57、PM0SP58構(gòu)成，PM0SP57和PM0SP58為共源共柵連接，且各自的柵極連接NM0SN52的漏極，PM0SP57和PM0SP58的漏極分別連接兩條BJT支路。
5.根據(jù)權(quán)利要求4所述的Bandgap電壓基準電路，其特征在于，所述Bandgap輸出電路由PM0SP524、電阻R56構(gòu)成，其中，PM0SP524與PM0SP511、PM0SP512共源共柵連接，PM0SP524的漏極輸出Bandgap電壓基準電路的輸出電壓，并連接電阻R56。
6.根據(jù)權(quán)利要求5所述的Bandgap電壓基準電路，其特征在于，所述自適應調(diào)整電路由PM0SP54、PM0SP55、PM0SP56、PM0SP527、PM0SP528、PM0SP529、NM0SN56、NM0SN59、NM0SN513、NM0SN514.NM0SN520 構(gòu)成，其中，PM0SP54、PM0SP55、PM0SP56 共源共柵連接；PM0SP527 的源極連接PM0SP54的漏極，并連接PM0SP528、PM0SP529的源極，漏極通過電阻R57接地，柵極連接參考電壓；PM0SP528的柵極連接NM0SN56的源極和NM0SN513的漏極，漏極與PM0SP529的漏極一起連接NM0SN59的源極和NM0SN520的漏極；PM0SP529的柵極連接NM0SN51和NM0SN52的源極、及NM0SN514的漏極；NM0SN514和NM0SN520的源極均接地，柵極連接驅(qū)動電壓；NM0SN56的柵極與NM0SN59的漏極連接；NM0SN56的源極還連接兩條BJT支路中共基極BJT的基極。
7.根據(jù)權(quán)利要求6所述的Bandgap電壓基準電路，其特征在于，所述運放、和/或電流鏡、和/或Bandgap輸出電路、和/或自適應調(diào)整電路中還包括串疊式(cascode)電路。
8.根據(jù)權(quán)利要求6所述的Bandgap電壓基準電路，其特征在于，所述兩條BJT支路由電阻 R51、電阻 R52、電阻 R53、電阻 R54、電阻 R55、PNPM51、PNPM52 構(gòu)成，其中，PNPM51、PNPM52的基極連接在一起，共同連接到PM0SP528的柵極和NM0SN56的源極，且不接地。
9.根據(jù)權(quán)利要求8所述的Bandgap電壓基準電路，其特征在于，該電路還包括根據(jù)輸入電壓是否正常輸出相應的輸入電壓正常信號或輸入電壓不正常信號的偏置電流源芯片。
10.根據(jù)權(quán)利要求9所述的Bandgap電壓基準電路，其特征在于，該電路還包括 根據(jù)輸入電壓正常信號或輸入電壓不正常信號對Bandgap電壓基準電路進行開啟或關(guān)閉的輸入保護電路。
11.根據(jù)權(quán)利要求10所述的Bandgap電壓基準電路，其特征在于，該電路還包括 根據(jù)是否有輸出電壓，產(chǎn)生相應的輸出正常信號或輸出不正常信號，根據(jù)輸出正常信號或輸出不正常信號對Bandgap電壓基準電路進行開啟或關(guān)閉的輸出保護電路。
12.根據(jù)權(quán)利要求11所述的Bandgap電壓基準電路，其特征在于，該電路還包括 由于向自適應調(diào)整電路提供參考電壓的參考電壓產(chǎn)生電路。
13.根據(jù)權(quán)利要求12所述的Bandgap電壓基準電路，其特征在于，該電路還包括 在上電時拉低所述運放的輸出端電壓，使運放快速啟動，在有輸出電壓后，停止拉低所述運放的輸出端電壓的啟動電路。
專利摘要本實用新型公開了一種低壓帶隙電壓基準電路，包括接收運放的輸出信號，提供電流給兩條雙極結(jié)型晶體管(BJT)支路的電流鏡；差分輸入兩條BJT支路上端的電壓，產(chǎn)生輸出信號給所述電流鏡，利用深度負反饋使兩條BJT支路上端的電壓相等的運放，所述運放為NMOS輸入對結(jié)構(gòu)；自適應調(diào)整兩條BJT支路中共基極BJT的基極電壓的自適應調(diào)整電路；根據(jù)共基極BJT的基極電壓，控制自身支路的電流的兩條BJT支路；鏡像產(chǎn)生Bandgap電壓基準電路的輸出電壓的Bandgap輸出電路；通過本實用新型的方案，能夠減使該Bandgap電壓基準電路能夠在較低的輸入電壓下工作。
文檔編號G05F1/565GK202711108SQ20122021583
公開日2013年1月30日 申請日期2012年5月9日 優(yōu)先權(quán)日2012年5月9日
發(fā)明者黃雷 申請人:快捷半導體(蘇州)有限公司