專利名稱：用于生成可調(diào)帶隙參考電壓的設(shè)備和集成電路的制作方法
技術(shù)領(lǐng)域：
本實用新型涉及生成所謂的帶隙參考電壓。
背景技術(shù)：
帶隙參考電壓是基本上獨立于溫度的電壓，并且生成這樣的參考電壓的設(shè)備廣泛使用于集成電路中。一般而言，生成帶隙電壓的電路在O度開氏溫度等于I. 22eV的硅帶隙值附近遞送約I. 25伏的輸出電壓。在某些電路中，電阻器或者電阻比的值可以調(diào)節(jié)遞送的參考電壓的值。然后討論可調(diào)帶隙參考電壓。
在一般方式中，在表現(xiàn)不同電流密度的兩個PN結(jié)(例如二極管或者以二極管方式裝配的雙極晶體管)之間的電壓差使得有可能生成與絕對溫度成正比的電流(本領(lǐng)域技術(shù)人員一般稱之為“PTAT電流”)，其中縮寫詞PTAT代表“與絕對溫度成正比”。另外，在電流(比如PTAT電流)穿越的二極管或者以二極管方式裝配的晶體管的端子兩端的電壓是如下電壓，該電壓包括與絕對溫度成反比的項和二階項(也就是說，隨著絕對溫度非線性變化)。然而這樣的電壓被本領(lǐng)域技術(shù)人員用與絕對溫度成反比的電壓項表示并且被本領(lǐng)域技術(shù)人員稱為“CTAT電壓”，其中縮寫詞CTAT代表“與絕對溫度互補”。然后有可能基于這一 CTAT電壓獲得CTAT電流。然后可以通過適當(dāng)選擇這兩個電流流動于其中的電阻器，基于這兩個電流之和獲得所謂的帶隙參考電壓，從而使得有可能針對給定溫度取消溫度因子的貢獻以便使這一所謂的帶隙電壓在給定溫度附近獨立于溫度。例如在HironoriBanba等人的標(biāo)題為“A CMOS Bandgap Reference Circuit withSub-I-V Operation”(IEEE Journal of Solid-State Circuits,第 34 卷第 5 期，1999 年5月)中描述了生成帶隙參考電壓的示例電路。這樣的電路包括用于均衡在芯的端子兩端的電壓的裝置，該芯包括電阻器，并且在芯的兩個支路中包括兩個不同數(shù)目的二極管，與絕對溫度成正比的內(nèi)部電流(PTAT電流)然后穿越該芯。橫向電阻器另外連接于芯的端子與接地之間，然后由與絕對溫度成反比的電流(Ictat電流)穿越。輸出模塊然后被設(shè)計成生成帶隙輸出參考電壓。具有很低電流消耗的電路的操作需要將大電阻值用于生成電流的橫向電阻器(通常為若干兆歐姆)。另外，必須在芯的每個端子重復(fù)這一電阻器以便平衡電流。這因而造成大量占用娃面積。在P. R. Gray、P. H. Hurst> S. H. Lewis 和 R. G. Meyer 的標(biāo)題為 “Analysis andDesign of Analog Integrated Circuits，，的著作(第 4 版，New York :Wiley,第 4 章第326-327頁)中描述了遞送帶隙電壓參考的另一類電路。這一電路具體使用設(shè)置于電源電壓與芯的支路之間的共源共柵電流鏡以便提高電源抑制比。芯遞送的PTAT電流然后流動于附加橫向支路中，該支路包括與作為附加二極管而裝配的附加雙極晶體管串聯(lián)連接的電阻器。這因而在這一附加電阻器的端子兩端造成與絕對溫度成正比的電勢差。另外，在附加電阻器-附加二極管組件的端子兩端的所得電壓是與絕對溫度成正比的這一電壓與附加雙極晶體管的本身與絕對溫度成反比的發(fā)射極低電壓之和。輸出模塊使得有可能遞送帶隙參考電壓作為輸出。然而這樣的電路表現(xiàn)由于存在堆疊于電源端子與芯之間的共源共柵電流鏡而需要相對高電源電壓這樣的缺點。

實用新型內(nèi)容根據(jù)一個實施例，提出一種能夠在低電源電壓之下操作、具有減少的硅面積并且表現(xiàn)大PSRR參數(shù)(“電源抑制比”)的帶隙型參考電壓生成器?；仡橮SRR參數(shù)是電源電壓 的變化與遞送的帶隙電壓的對應(yīng)變化之比。根據(jù)一個方面，提出一種用于生成帶隙參考電壓的設(shè)備，該設(shè)備包括用于生成與絕對溫度成正比的電流的第一裝置，這些第一生成裝置包括第一處理裝置，第一處理裝置連接到芯的端子并且設(shè)計成均衡在芯的端子兩端的電壓。該設(shè)備也包括第二裝置，用于生成與絕對溫度成反比的電流，連接到芯；以及輸出模塊，設(shè)計成生成參考電壓。本領(lǐng)域技術(shù)人員當(dāng)然了解，流動于芯中的內(nèi)部電流與絕對溫度成正比的特性具體依賴于在芯的端子兩端的電壓的恰當(dāng)均衡，這一均衡可能具體根據(jù)與部件的制造方法有關(guān)的技術(shù)異常而更好或者更差，技術(shù)異常可能造成例如晶體管的失配或者另外為電壓的內(nèi)部偏移的失配。與絕對溫度成正比的電流因此這里理解為與絕對溫度成正比或者基本上成正比的電流(尤其考慮例如技術(shù)不準(zhǔn)確和/或可能電壓偏移)類似地，CTAT電流是與絕對溫度成反比或者與絕對溫度基本上成反比的電流(尤其類似考慮技術(shù)不準(zhǔn)確)。根據(jù)這一方面的一般特征，第一處理裝置包括第一放大器，第一放大器擁有至少一個第一級，第一級基于與絕對溫度成反比的電流來偏置、根據(jù)折疊設(shè)置來布置并且包括根據(jù)共同柵極設(shè)置而布置的第一 PMOS晶體管；第一處理裝置也包括反饋級，反饋級的輸入連接到放大器的輸出而反饋級的輸出連接到第一級的輸入以及芯的至少一個端子；第二生成裝置針對它們的部分包括連接到芯的端子并且與第一放大器分離的跟隨放大器設(shè)置，并且輸出模塊連接到所述反饋級。因此，根據(jù)這一方面，通過跟隨放大器設(shè)置恢復(fù)在芯的端子處可用的與絕對溫度成反比的電壓，并且基于與絕對溫度成反比的對應(yīng)電流偏置在折疊模式中布置的第一放大器的第一級，由此允許如下電流流動于第一放大器的反饋級中，該電流等于與絕對溫度成正比的電流和與絕對溫度成反比的電流之和。因此，通過這一結(jié)構(gòu)避免使用重復(fù)的大量橫向電阻器，由此允許節(jié)省空間而又賦予很低電流消耗，因為除了節(jié)約電阻之外，第一級的使電流Ictat分流的支路也適于作為放大器。[0028]與共同源極設(shè)置(其中輸入信號驅(qū)動MOS晶體管的柵極)有區(qū)別的共同柵極設(shè)置(其中輸入信號驅(qū)動MOS晶體管的源極)使得有可能減少輸入阻抗，因為驅(qū)動源極而不是柵極，由此使得具體有可能提高PSRR參數(shù)。另外，放大器的第一級的折疊設(shè)置(其中包含PMOS晶體管的支路連接于芯的端子與參考電壓(例如接地)之間)區(qū)別于堆疊設(shè)置(其中第一級的晶體管與反饋級的晶體管和芯的晶體管堆疊)，因此使得有可能在與MOS晶體管的漏極-源極電壓與二極管電壓之和相等的最小電源電壓(即約O. 9伏)下操作。使用PMOS晶體管也允許“經(jīng)過底部”偏置第一級(也就是說，偏置電流流向接地)。另外，使用以共同柵極方式裝配的PMOS晶體管(這些晶體管需要負柵極-源極電壓Vgs用于它們的操作)有助于能夠在上文提到的電源的最小電壓下操作設(shè)備。雖然各種類型的架構(gòu)是可能的，但是具體為與芯的單個端子連接的反饋，優(yōu)選的是第一放大器為差動輸入單輸出放大器并且反饋級為單輸入差動輸出反饋級。比如這樣的 差動-差動全局架構(gòu)使得有可能具有在流動于芯的兩個晶體管(二極管)中的電流之間的良好相等并且因此具有與絕對溫度成正比的電流相對于溫度的更好線度。根據(jù)一個實施例，偏置回路連接于用于生成與絕對溫度成反比的電流的第二生成裝置與第一放大器的第一級之間，這一偏置回路被設(shè)計成基于與絕對溫度成反比的電流偏置第一級。根據(jù)一個實施例，第一級包括連接于芯的兩個端子與參考電壓(例如接地)之間的至少一個差動成對支路，并且偏置回路被設(shè)計成使從與絕對溫度成反比的電流汲取的偏置電流流動于每個差動成對支路中，流動于反饋級中的中間電流為與絕對溫度成正比的電流與流動于每個差動成對支路中的每個偏置電流之和。根據(jù)一個實施例，跟隨放大器設(shè)置包括第二放大器和連接于第二放大器的輸出與第二放大器的輸入之間的反饋晶體管；用于生成與絕對溫度成反比的電流的第二裝置還包括與反饋電阻器串聯(lián)連接的第一電阻電路；第一級在差動成對支路內(nèi)包括與成對第一PMOS晶體管串聯(lián)連接的成對NMOS偏置晶體管，并且所述偏置回路包括所述反饋晶體管、與反饋晶體管一起形成第一電流復(fù)制裝置的第一附加晶體管以及所述成對偏置晶體管；偏置回路還被設(shè)計成使與所述與絕對溫度成反比的電流或者與這一與絕對溫度成反比的電流的一部分相等的偏置電流流動于每個差動成對支路中。根據(jù)一個實施例，反饋級包括由其柵極相互連接的成對第二 PMOS晶體管，第二晶體管的相應(yīng)源極連接到電源端子，第二 PMOS晶體管的漏極分別鏈接到芯的兩個端子(BE1，BE2)；輸出模塊包括第二電阻電路，第二電阻電路包括第二附加PMOS晶體管，第二附加PMOS晶體管與反饋級的第二 PMOS晶體管一起形成第二復(fù)制裝置，第二復(fù)制裝置被配置成在第二電阻電路中遞送與流動于反饋級中的所述中間電流或者所述中間電流的倍數(shù)或者約數(shù)相等的復(fù)制電流。根據(jù)另一實施例，第一放大器包括在共同源極型設(shè)置中布置的、連接于第一級的輸出與反饋級的輸入之間的反相器級，反相器級的輸出然后形成放大器的輸出。添加這樣的反相器級使得具體有可能增加用于電源電壓的可能值的跨度并且尤其是如果增益明顯則進一步提高PSRR參數(shù)。根據(jù)另一實施例，第一放大器的第一級包括-連接于芯的兩個端子與參考電壓(例如接地)之間的第一差動成對支路，這一第一差動成對支路包括第一對第一 PMOS晶體管，-以交叉方式連接于芯的兩個端子與參考電壓之間的第二差動成對支路，這一第二差動成對支路包括第二對第一 PMOS晶體管；-兩對的相應(yīng)晶體管這兩個配對分別形成兩個偽電流鏡；-并且第二差動成對的兩個第一PMOS晶體管(M5，M6)的漏極分別連接到大小相同并且將由相同電流或者由兩個基本上相等電流穿越的兩個NMOS晶體管的柵極。這樣的實施例使得有可能減少放大器的電壓偏移，由此有利于均衡在芯的端子兩端的電壓。

在考察對完全非限制性的實施例的具體描述和以下附圖時將清楚本實用新型的其它優(yōu)點和特征，這些優(yōu)點和特征使得具體有可能提高輸出信號的穩(wěn)定性而又增加放大器的增益-圖I至圖5示意地圖示了根據(jù)本實用新型的生成設(shè)備的各種實施例。
具體實施方式
在圖I中，標(biāo)號DIS表不用于生成帶隙電壓VBG的設(shè)備。例如以集成于集成電路Cl內(nèi)的方式生產(chǎn)這一設(shè)備DIS。設(shè)備DIS包括芯CR，該CR被設(shè)計成當(dāng)在它的兩個端子BEl和BE2的電壓Vl和V2均衡時由與絕對溫度成正比的內(nèi)部電流Iptat穿越。這里，芯CR包括以二極管方式裝配的并且與電阻器Rl串聯(lián)連接于輸入端子BEl與鏈接到參考電壓(這里為接地)的端子B2之間的第一 PNP雙極晶體管(稱為Ql)。芯CR也包括也以二極管方式裝配的并且串聯(lián)連接于芯的第二端子BE2與鏈接到接地的端子B2之間的PNP雙極晶體管(稱為Q2)。晶體管Ql的大小和晶體管Q2的大小不同并且具有比值M，這樣使得穿過晶體管Ql的電流的密度不同于穿過晶體管Q2的電流的密度。當(dāng)然也將有可能使用晶體管Q2和大小都與晶體管Q2的大小相同的M個并聯(lián)的晶體管Ql。如本領(lǐng)域技術(shù)人員公知的那樣，當(dāng)電壓Vl和V2相等或者基本上相等時，穿過電阻器Rl的內(nèi)部電流Iptat然后與絕對溫度成正比并且等于KTLog (M) /qRl，其中K表示玻耳茲曼常數(shù)，T表示絕對溫度，q表示電子的電荷,而Log表示納皮爾對數(shù)函數(shù)。該設(shè)備也包括第一放大器AMP1，該AMPl這里擁有在共同柵極設(shè)置中和在折疊設(shè)置中布置的第一級ETl。放大器AMPl由反饋級ETR反饋，該ETR連接于第一級ETl的(因此連接于放大器AMPl的)輸出BSl與第一級的差動輸入ΒΕΙ、BE2之間，該差動輸入也形成芯CR的兩個端子。反饋放大器因此被設(shè)計成均衡在芯CR的端子ΒΕΙ、BE2的電壓VI、V2。放大器AMPl的第一級ETl (這里為具有差動輸入和單個輸出的級)這里包括差動成對支路，這些支路包括由其柵極相互連接的成對PMOS晶體管M3、M4。這兩個PMOS晶體管在共同柵極設(shè)置中，它們的接收輸入信號的相應(yīng)源極連接到兩個輸入端子BE1、BE2。在端子BEl、BE2兩端的電壓在整個溫度跨度內(nèi)為500mV至800mV的量級。以二極管方式裝配晶體管M4，它的漏極鏈接到它的柵極。在晶體管M3和M4的柵極的端子兩端的電壓V3等于V2減去M4的柵極-源極電壓。它至少等于晶體管M8的漏極-源極飽和電壓(即100毫伏的量級)?！ぴ诰w管M3和M4的端子兩端的電壓Vgs因而為負并且可與PMOS晶體管的操作兼容。晶體管M3的漏極這里形成第一級ETl的輸出端子BSl。第一級ETl也包括由其柵極相互連接的兩個NMOS偏置晶體管M7和M8。晶體管M7串聯(lián)連接于晶體管M3的漏極與鏈接到接地的端子B2之間，并且晶體管M8串聯(lián)連接于晶體管M4的漏極與端子B2之間。在共同源極設(shè)置中布置的反饋級ETR包括由其柵極相互連接的成對第二 PMOS晶體管Ml、M2。第二 PMOS晶體管Ml的源極連接到與電源電壓Vdd鏈接的端子BI，并且它的漏極連接到端子BEl。第二 PMOS晶體管M2的源極也連接到電源端子BI，并且它的漏極連接到芯的端子BE2。級ETl的電壓輸出端子BSl連接到級ETR的輸入(晶體管Ml和M2的柵極)。反饋級因此這里為單輸入差動輸出級，由此使得有可能獲得完全差動的全局架構(gòu)。設(shè)備DIS也包括與第一放大器AMPl不同的單獨跟隨放大器設(shè)置，該跟隨放大器設(shè)置包括第二運算放大器AMP2，該AMP2的負輸入鏈接到芯的端子BE2，并且它的輸出鏈接到PMOS反饋晶體管M15的柵極。這一晶體管M15的源極鏈接到第一電源端子BI，并且它的漏極環(huán)回到放大器AMP2的正輸入。放大器AMP2的結(jié)構(gòu)是常規(guī)的并且例如為具有共同源極的類型。這里包括電阻器R2的第一電阻電路CRSl串聯(lián)連接于反饋晶體管M15的漏極與接地(端子B2)之間。由反饋晶體管M15反饋的第二放大器AMP2以及第一電阻路徑CRSl形成用于生成與絕對溫度成反比的電流Ictat的第二裝置。設(shè)備DIS也包括連接于第二生成裝置(并且更具體為反饋晶體管M15的柵極)與第一放大器AMPl的第一級ETl之間的偏置回路BPL。偏置回路BPL這里包括反饋晶體管M15以及第一附加晶體管M16,該M16的柵極連接到反饋晶體管M15的柵極。晶體管M16的源極連接到電源端子BI，每個晶體管M15和M16的大小(溝道寬度W/溝道長度L)相同，從而晶體管M15和M16形成第一電流復(fù)制裝置，從而穿過晶體管M16的電流等于穿過晶體管M15的電流。除了下文將更具體回顧其功能的晶體管M17之外，偏置回路也包括由兩個偏置晶體管M7、M8并且由晶體管M18形成的電流鏡，該M18以二極管方式裝配并且串聯(lián)連接于晶體管M17與鏈接到接地的端子B2之間。設(shè)備DIS也包括輸出模塊MDS，該MDS這里包括由反饋級的PMOS晶體管M1、M2并且由稱為M19的第二 PMOS附加晶體管形成的第二電流復(fù)制裝置。這一晶體管M19的柵極連接到晶體管Ml、M2的柵極，并且它的源極鏈接到電源端子BI。它的漏極通過下文將更具體回顧其功能的晶體管M20鏈接到設(shè)備的輸出端子BS。雖然晶體管M19的大小與晶體管M1、M2的大小之比可以是任意的，但是晶體管M19的大小取為等于晶體管M2的大小(等于晶體管Ml的大小)，這樣使得第二復(fù)制裝置Ml、M2、M19遞送與流動于反饋級中的中間電流相等的復(fù)制電流。輸出模塊MDS也包括第二電阻路徑CRS2，該CRS2包括這里連接于輸出端子BS與接地(端子B2)之間的電阻器R3。在穩(wěn)態(tài)中(也就是說，當(dāng)電壓Vl和V2均衡或者幾乎均衡時)，內(nèi)部電流Iptat穿越芯CR。另外，在芯的端子BE2可用的電壓V2為CTAT電壓(也就是說，與絕對溫度成反比的電壓)。由反饋晶體管M15反饋的第二放大器AMP2用電壓V2的值均衡在這兩個輸入處存在的電壓。因而，穿過反饋晶體管M15并且因而穿過第一電阻路徑CRSl的電阻器R2的電流為與絕對溫度成反比的電流Ictat = V2/R2。通過由晶體管M15和M16形成的電流鏡在偏置回路BPL的支路M16、M17、M18中復(fù)制這一電流。另外通過大小相同并且因而形成電流鏡的晶體管M7、M8、M18在第一放大器AMPl的第一級ETl的差動對的支路中復(fù)制這一電流。因而，流動于第一放大器AMPl的反饋級ETR中(也就是說，流過晶體管Ml和M2)的中間電流鑒于第一級的折疊設(shè)置而為流動于芯CR中的電流Iptat與電流Ictat之和。這一中間電流Iptat+Ictat 等于一^一。由晶體管Ml、M2和M19(所有三個晶體管在這一實施例中為相同大小)形成的電流復(fù)制裝置隨后在輸出模塊MDS的第二電阻布局CRS2中復(fù)制這一中間電流。因而，這一復(fù)制電流這里等于流動于反饋級中的中間電流。由于存在電阻器R3，輸
出電壓VBG等于蕓卜2 +ogM。
R2 y Rl qJ通過正確選擇比值R2/R1，可以針對給定溫度(例如27°C )將電壓VBG的依賴于溫度的系數(shù)歸零，并且電壓VBG的值然后針對這一給定溫度被視為獨立于絕對溫度(也就是說，它將在這一給定溫度周圍的溫度跨度內(nèi)變化很小)。電阻器R3的值使得有可能調(diào)節(jié)電壓VBG的值。雖然并非不可或缺，但是輔助晶體管M17和M20 (它們的柵極連接到第一放大器的第一級ETl的晶體管M3和M4的柵極)分別與晶體管M16和M19—起形成兩個共源共柵設(shè)置。存在第一共源共柵晶體管M17使得有可能獲得在晶體管M16的漏極電壓與在第二放大器AMP2的正輸入處存在的電壓之間的良好相等，由此在M15-M16的電平下確保很好的電流復(fù)制。輸出電壓VBG的PSRR參數(shù)依賴于在電阻路徑CRS2的電平的電源抑制和流動于反饋級ETR中的中間電流Iptat+Ictat的電源抑制。通過添加共源共柵晶體管M20來提高電阻路徑CRS2中的電源抑制。鑒于共源共柵晶體管M14，R3 一般被選擇成以便能夠獲得比電壓V2在溫度跨度內(nèi)的最小值嚴(yán)格更少的電壓VBG的值。如果去除共源共柵晶體管M20，則有可能選擇R3以便能夠獲得電壓VBG的更高值(上至Vdd-VDSSAT，其中VDSSAT表示晶體管M19的漏極-源極飽和電壓)，但是這以PSRR參數(shù)的惡化為代價。在共同柵極設(shè)置中布置級ETl的PMOS晶體管這一事實也提高中間電流的電源抑制。實際上，然后明顯減少在端子BEl和BE2的阻抗，由此使得有可能增加PSRR參數(shù)。另外，反饋將這一阻抗除以等于I加上開環(huán)增益的因子，由此進一步提高PSRR參 數(shù)。為了增加用于電源電壓Vdd的可能值的跨度并且進一步增加PSRR比，有可能使用圖2中所示的設(shè)備DIS的實施例。相對于圖I的實施例，設(shè)備DIS的放大器AMPl這里包括在共同源極型設(shè)置中布置的反相器級ET2 (第一級的驅(qū)動信號驅(qū)動MOS晶體管的柵極)，這一反相器級連接于第一級ETl的輸出BSl與反饋級的輸入之間，反相器級的輸出BS2形成放大器AMPl的輸出。在這一實施例中，這時，是以二極管方式裝配第一 PMOS晶體管M3，并且第一級的輸出BSl由第一 PMOS晶體管M4的漏極形成。反相器級ET2這里包括第一 NMOS晶體管Mll以及PMOS晶體管M13。NMOS晶體管Mll的源極鏈接到參考端子B2(接地)，而PMOS晶體管M13的源極鏈接到電源端子BI。晶體管Mll和M13的漏極鏈接在一起并且形成反相器級ET2的輸出BS2。這一輸出BS2鏈接到晶體管Ml、M2、M13和M19的柵極。這里另外注意，以二極管方式裝配晶體管M13，由此對反相器級ET2賦予相對低增
Mo也就是說，用于電源電壓的允許值的跨度比在圖I的實施例中更高，因為電壓V5(端子BS2)的動態(tài)擺幅大于圖I的設(shè)備的電壓V4(端子BSl)的動態(tài)擺幅(該動態(tài)擺幅跟隨電源電壓Vdd的增加從而最終造成圖I的設(shè)備的晶體管M3的漏極-源極電壓的夾斷)。實際上，在圖2的實施例中，當(dāng)電源電壓增加時，電壓V5增加，但是電壓V4保持固定，因為這一電壓驅(qū)動以接地為參考的NMOS晶體管(晶體管Mil)的柵極。按照指示，盡管電源電壓Vdd的可能變化的跨度對于圖I的設(shè)備而言為300毫伏的量級，但是它對于圖2的設(shè)備而言在約O. 9伏與晶體管的擊穿電壓值之間延伸。另外，在圖2的設(shè)備中存在第二反相器級ET2允許增加開環(huán)增益(即使考慮到反相器級的小增益這一增加較小)，由此往往趨于提高PSRR參數(shù)。也就是說，圖I的設(shè)備和圖2的設(shè)備二者由于在晶體管M3和M4的漏極電壓V3與V4之間的不相等而表現(xiàn)在端子BEl與BE2(處于電壓Vl和V2)之間的可變電壓偏移，這一電壓偏移另外隨溫度可變。這在某些應(yīng)用中可能是障礙。因此，為減少電壓Vl和V2上的這一偏移并且因此更好地均衡這些電壓Vl和V2，例如有可能使用圖3中所示的實施例。相對于先前實施例，圖3中所示的設(shè)備DIS的放大器AMP的第一級ETl具有不同結(jié)構(gòu)，但是仍然表現(xiàn)為共同柵極設(shè)置的折疊布置。更具體而言，第一級ETl包括連接于芯的兩個端子BEl和BE2與參考端子B2(接地)之間的第一差動成對支路，這一第一差動成對支路包括第一對第一 PMOS晶體管M3和M4。第一級ETl另外包括以交叉方式連接于芯的兩個端子BEl和BE2與參考電壓(端子B2)之間的第二差動成對支路，這一第二差動成對支路包括第二對第一 PMOS晶體管M5和M6。以二極管方式裝配第一對晶體管的晶體管M3和M4，它們的漏極連接到它們的柵極。另外，晶體管M5的柵極鏈接到晶體管M3的柵極，而晶體管M6的柵極鏈接到晶體 管M4的柵極。兩對的相應(yīng)晶體管M3、M5這一配對恰如兩對的相應(yīng)晶體管M4、M6這一配對一樣形成偽電流鏡。每個配對形成偽電流鏡，因為每個配對的兩個晶體管的源極不同。如此是因為流動于每個配對的兩個晶體管中的電流的相等源于設(shè)備在穩(wěn)態(tài)中(也就是說，當(dāng)電壓Vl和V2均衡或者幾乎均衡時)均衡兩個對應(yīng)晶體管的源極這一事實。然后獲得復(fù)制電流，并且每個晶體管配對然后在功能上表現(xiàn)為電流鏡。每個配對因此可以視為在結(jié)構(gòu)上形成偽電流鏡而在功能上形成為電流鏡。第一差動成對支路包括分別與PMOS晶體管M3和M4串聯(lián)連接的稱為M7和M8的兩個NMOS偏置晶體管。第二差動成對支路包括第一互補NMOS晶體管M9和第二互補晶體管M10，該M9和MlO以二極管方式裝配，它們的柵極相互連接，并且它們一起形成電流鏡。稱為M9的第一互補NMOS晶體管的漏極連接到PMOS晶體管M5的漏極，且它的源極鏈接到接地(端子B2)。類似地，稱為MlO的互補NMOS晶體管的漏極連接到晶體管M6的漏極，且它的源極鏈接到端子B2?；パaNMOS晶體管MlO的大小(比值W/L，其中W表示溝道的寬度而L表示溝道的長度)等于反相器級ET2的第一 NMOS晶體管Mll的大小，該Mll的柵極連接到級ETl的輸出 BSl0這里同樣，級ETl在這一實施例中為差動輸入單輸出級，而反相器級ET2恰如在圖2的實施例中一樣為單輸入單輸出級。在圖3的實施例中，偏置回路的晶體管M18的大小為偏置晶體管M7和M8的大小的兩倍那樣大。偏置回路BPL因此使得有可能使與Ictat/2相等的偏置電流流動于包括偏置晶體管M7和M8的第一差動成對支路中。偽電流鏡M3、M5和M4、M6也使得有可能使與Ictat/2相等的偏置電流流動于第一級ETl的第二差動成對支路的支路中。因而，流動于反饋級ETR中的中間電流仍然等于Iptat+Ictat。另一方面，級ET2的晶體管M13的大小這里為晶體管Ml和M2的大小的四分之一。因此，電流(Iptat+Ictat)/4流動于級ET2中。因此注意到，電壓V5 (晶體管M5的漏極)驅(qū)動NMOS晶體管(在這一實例中為級ET2的晶體管Mil)的柵極，而電壓V6 (晶體管M6的漏極)也驅(qū)動NMOS晶體管(在這一實例中為電流鏡M9、M10的晶體管M10)的柵極。另外，由于已經(jīng)選擇電阻器Rl和R2以便獲得獨立于溫度的版本VGB(也就是說，根據(jù)電流Iptat和Ictat的溫度獲得線性項的補償)，所以電流Iptat基本上等于電流Ictat,因而流動于晶體管MlI中的電流基本上等于Ictat/2。也由于晶體管Mll和MlO的大小相同并且這兩個晶體管基本上由相同電流(即電流Ictat/2)穿越，所以存在電壓V5和V6的準(zhǔn)相等并且因而存在電壓Vl和V2的電平偏移 的明顯減少。這里應(yīng)當(dāng)注意到，電流鏡M9、M10使得有可能恢復(fù)差動并且實際上允許第一級ETl的單個輸出。另外，這一實施例使得有可能由于包含晶體管M3、M5、M4、M6的差動成對支路的交叉耦合而進一步增加PSRR參數(shù)，這些支路允許增益增加一倍。也就是說，由于在圖3的實施例中存在兩個增益級(即由第一級ETl的晶體管M5、M9提供的第一增益級和由反相器級ET2提供的第二增益級(即使因為以二極管方式裝配晶體管M133而這一第二增益較小)，所以可能產(chǎn)生輸出信號的穩(wěn)定性問題從而引起在這一信號中存在持續(xù)振湯。因此，可能在某些應(yīng)用中有必要例如通過添加電容器來補償這些振蕩。也就是說，圖4的實施例使得有可能賦予減少或者實際上消除在電壓Vl與V2之間的偏移而又使得在某些應(yīng)用中有可能通過添加電容器來回避補償。更具體而言，參照圖3的實施例，這時，圖4的設(shè)備的級ETl的第一放大器AMPl在它的第二差動成對支路中不僅包括以二極管方式裝配的第二互補NMOS晶體管MlO而且包括以二極管方式裝配的第一互補NMOS晶體管M9。以二極管方式裝配的第一互補NMOS晶體管M9與反相器級ET2的NMOS晶體管Mll (該Mll的柵極鏈接到晶體管M9的漏極)一起形成電流鏡。另外，在這一實施例中，反相器級ET2包括第二支路，該支路包括第二 NMOS晶體管M12和串聯(lián)連接于電源端子BI與另外以接地(源極到端子B2的連接)為參考的第二晶體管M12之間的以二極管方式裝配的第二 PMOS晶體管M14。PMOS晶體管M14的柵極另外鏈接到級ET2的PMOS晶體管M13的柵極，這兩個晶體管M13和M14因此形成電流鏡。晶體管M13和M14的大小相同并且為晶體管Ml、M2的大小的四分之一。與晶體管M9和Mll類似，晶體管MlO和M12形成NMOS電流鏡，晶體管M12的柵極鏈接到晶體管MlO的漏極。這里也將注意到，這時，級ETl為差動輸入差動輸出級，第一級ETl的差動輸出BSlO-BSl I由晶體管M5和M6的漏極形成。因此，這時，反相器級ET2為差動輸入單輸出級。另外這里將注意到，反相器級ET2的增益比先前實施例的級ET2的增益大得多，因為這時未以二極管方式裝配晶體管M13。[0143]電流Ictat/2借助包括偏置NMOS晶體管WJ和M8的偏置回路BPL來流動于第一差動成對支路中。一方面為偽電流鏡M3、M5而另一方面為偽電流鏡M4、M6也允許電流Ictat/2流動于第二差動成對支路中。一方面為電流鏡M9、Mll而另一方面為電流鏡M10、M12針對它們的部分允許電流Ictat/2流動于反相器級ET2的兩個支路Mil、M13和M12、M14中。相對于先前實施例，由于電壓V5和V6的相等而在電壓Vl和V2的電平處存在電壓偏移的仍然大減少。實際上，這兩個電壓V5和V6分別驅(qū)動這時由相同電流Ictat/2穿越、以二極管方式裝配、大小相同的兩個NMOS晶體管M9和M10，鑒于在電壓V7與V8之間的不相等偏移仍然持續(xù)，但是它的影響除以級ET2(M11-M13)的增益。另外，這時，電流鏡M13、M14使得有可能在反相器級ET2 (該ET2為具有單個輸出BS2的級)的電平恢復(fù)差動。`另外，圖4的設(shè)備的輸出信號的穩(wěn)定性大得多，并且因此有可能回避補償。實際上，即使晶體管M5和M9以及M6和MlO形成增益級，在以二極管方式裝配晶體管M9和MlO這一事實情況下，這一增益仍然微小。因而，這里圖4的結(jié)構(gòu)可以被視為包括實質(zhì)上單個增益級(即晶體管級ET2的M13和M11以及M12和M14提供的增益級)，由此有利于輸出信號的穩(wěn)定性。實際上，高阻抗節(jié)點BS2(電壓V8)恰好處于電容值最高處以便形成有利于穩(wěn)定性的第一低頻極點。圖5的實施例使得如下文將更具體見到的有可能增加結(jié)構(gòu)的增益以及PSRR參數(shù)而又繼續(xù)賦予用于電源電壓的值的更大跨度以及在電壓Vl與V2之間的偏移的仍然更大減少。就這一點而言，圖5的設(shè)備DIS包括放大器AMPl，該AMPl的第一級ETl具有與圖3的放大器的第一級ETl的結(jié)構(gòu)相同的結(jié)構(gòu)，并且該AMPl的級ET2具有與圖4的放大器的級ET2的結(jié)構(gòu)相同的結(jié)構(gòu)。因而，相對于圖4的結(jié)構(gòu)，極大增加增益，因為這里存在兩個增益級(即由級ETl的晶體管M3至MlO產(chǎn)生的增益級以及級ET2的晶體管M11、M12、M13和M14產(chǎn)生的增益級)鑒于增益的增加，PSRR參數(shù)得以增加。另外，以與上文說明的方式相似的方式，由于在電源電壓變化時電壓V5的動態(tài)擺幅明顯而電壓V4保持固定，所以用于電源電壓的允許值的跨度明顯。另外，如上文說明的那樣，這里由于電壓V5和V6( 二者驅(qū)動由同一電流(即電流Ictat/2)穿越的大小相同的MOS晶體管)的相等，所以仍然存在電壓Vl與V2之間的電壓偏移的明顯減少。另外，由于級ET2的更大增益，進一步使在電壓V7與V8之間的偏移的影響最小。按照指示，這樣的結(jié)構(gòu)在穩(wěn)態(tài)中(在DC( “直流”)之下)增益值為80dB的量級，而PSRR參數(shù)為120dB的量級為的量級。電源電壓可以在約O. 9伏與晶體管的擊穿電壓值之間變化。另一方面，在某些應(yīng)用中，這樣的結(jié)構(gòu)如果在晶體管Ml和M2的柵極電平的電容值不足夠則可能由于存在兩個增益級而需要補償?？梢栽陔妷篤8與V5之間或者另外在電源電壓Vdd與電壓V8之間實現(xiàn)這一補償。也就是說，可以通過例如將電容器放置于電壓V5與V8之間(也就是說，在晶體管M5的漏極與晶體管Mll的漏極之間)來容易地實現(xiàn)補償，并且就這一點而言，密勒效應(yīng)是有益的，密勒效應(yīng)使得有可能具 有在電壓V5與接地之間的與電容器的電容值與級ET2的增益的乘積相等的有效電容。密勒效應(yīng)也使得有可能將第2次極點推向遠離高頻。
權(quán)利要求1.一種用于生成可調(diào)帶隙參考電壓的設(shè)備，其特征在于包括第一裝置，用于生成與絕對溫度成正比的電流，包括第一處理裝置，所述第一處理裝置連接到芯(CR)的端子并且設(shè)計成均衡在所述芯的所述端子兩端的電壓；第二裝置，用于生成與絕對溫度成反比的電流(Ictat)，連接到所述芯；以及輸出模塊(MDS)，設(shè)計成生成所述參考電壓(VBG)，其特征在于，所述第一處理裝置包括第一放大器(AMPl)和反饋級(ETR)，所述第一放大器擁有至少一個第一級(ETl)，所述第一級基于所述與絕對溫度成反比的電流來偏置、根據(jù)折疊設(shè)置來布置并且包括根據(jù)共同柵極設(shè)置布置的第一 PMOS晶體管(M3，M4)，所述反饋級的輸入連接到所述放大器的輸出而所述反饋級的輸出連接到所述第一級的輸入以及所述芯的至少一個端子(BE1，BE2)，所述第二生成裝置包括連接到所述芯的端子(BE2)并且與所述第一放大器(AMPl)分離的跟隨放大器設(shè)置(AMP2，M15)，并且所述輸出模塊(MDS)連接到所述反饋級。
2.根據(jù)權(quán)利要求I所述的設(shè)備，其特征在于所述第一放大器(AMPl)為差動輸入單輸出放大器，并且所述反饋級(ETR)為單輸入差動輸出反饋級。
3.根據(jù)權(quán)利要求I或者2所述的設(shè)備，其特征在于偏置回路(BPL)連接于所述第二生成裝置與所述第一放大器(AMPl)的所述第一級(ETl)之間，并且設(shè)計成基于所述與絕對溫度成反比的電流(Ictat)偏置所述第一級(ETl)。
4.根據(jù)權(quán)利要求3所述的設(shè)備，其特征在于所述第一級(ETl)包括連接于所述芯的所述兩個端子(BE1，BE2)與參考電壓(B2)之間的至少一個差動成對支路，并且所述偏置回路(BPL)被設(shè)計成使從所述與絕對溫度成反比的電流汲取的偏置電流(Ictat)流動于每個差動成對支路中，流動于所述反饋級中的中間電流為所述與絕對溫度成正比的電流(Iptat)與流動于每個差動成對支路中的每個偏置電流(Ictat)之和。
5.根據(jù)權(quán)利要求4所述的設(shè)備，其特征在于所述跟隨放大器設(shè)置包括第二放大器(AMP2)和連接于所述第二放大器(AMP2)的輸出與所述第二放大器的輸入(+)之間的反饋晶體管(M15)，并且所述第二生成裝置還包括與所述反饋電阻器(M15)串聯(lián)連接的第一電阻電路(CRSl)，所述第一級(ETl)在差動成對支路內(nèi)包括與成對第一 PMOS晶體管(M3，M4)串聯(lián)連接的成對NMOS偏置晶體管(M7，M8)，并且所述偏置回路(BPL)包括所述反饋晶體管(M15)、與所述反饋晶體管(M15) —起形成第一電流復(fù)制裝置的第一附加晶體管(M16)、所述成對NMOS偏置晶體管(M7，M8)并且設(shè)計成使與所述與絕對溫度成反比的電流或者與這一與絕對溫度成反比的電流的一部分(Ictat/2)相等的偏置電流(Ictat)流動于每個差動成對支路中。
6.根據(jù)權(quán)利要求5所述的設(shè)備，其特征在于所述反饋級(ETR)包括由其柵極相互連接的成對第二 PMOS晶體管(Ml，M2)，所述第二晶體管(Ml，M2)的相應(yīng)源極連接到電源端子(BI)，所述第二 PMOS晶體管(Ml，M2)的漏極分別鏈接到所述芯的所述兩個端子(BE1，BE2)，并且所述輸出模塊(MDS)包括第二電阻電路(CRS2)，所述第二電阻電路包括第二附加PMOS晶體管(M19)，所述第二附加PMOS晶體管與所述反饋級的所述第二 PMOS晶體管(Ml, M2) 一起形成第二復(fù)制裝置(Ml，M2，M19)，所述第二復(fù)制裝置被配置成在所述第二電阻電路(CRS2)中遞送與所述中間電流或者所述中間電流的倍數(shù)或者約數(shù)相等的復(fù)制電流(Iptat+Ictat)。
7.根據(jù)權(quán)利要求6所述的設(shè)備，其特征在于還包括第一輔助晶體管(M17)，與所述第一附加晶體管(M16) —起形成第一共源共柵設(shè)置；以及第二輔助晶體管(M29)，與所述第二電阻電路的所述第二附加PMOS晶體管(M18) —起形成第二共源共柵設(shè)置。
8.根據(jù)權(quán)利要求I所述的設(shè)備，其特征在于所述第一放大器(AMPl)包括在共同源極型設(shè)置中布置的并且連接于所述第一級(ETl)的輸出(BSl)與所述反饋級(ETR)的輸入之間的反相器級(ET2)，所述反相器級(ET2)的輸出(BS2)形成所述放大器的輸出。
9.根據(jù)權(quán)利要求8所述的設(shè)備，其特征在于所述第一放大器的所述第一級(ETl)包括連接于所述兩個芯端子(BE1，BE2)與參考電壓之間并且包括第一對第一 PMOS晶體管(M3，M4)的第一差動成對支路以及以交叉方式連接于所述芯的所述兩個端子(BE1，BE2)與所述參考電壓之間并且包括第二對第一 PMOS晶體管(M5，M6)的第二差動成對支路，所述兩對的相應(yīng)晶體管(M3，M5 ；M4, M6)這兩個配對分別形成兩個偽電流鏡，并且所述第二差動成對的所述兩個第一 PMOS晶體管(M5，M6)的漏極分別連接到大小相同并且將由相同電流(Ictat/2)或者由兩個基本上相等電流穿越的兩個NMOS晶體管(Ml I，MlO ；M11, M12)的柵極。
10.根據(jù)權(quán)利要求9所述的設(shè)備，其特征在于以二極管方式裝配所述第一差動成對的所述兩個第一 PMOS晶體管(M3，M4)，并且這兩個第一 PMOS晶體管(M3，M4)的漏極通過所述兩個NMOS偏置晶體管(M7，M8)分別連接到所述參考電壓，所述第二差動成對的所述兩個第一 PMOS晶體管中的一個第一 PMOS晶體管(M5)的漏極一方面連接到所述反相器級(ET2)的第一 NMOS晶體管(Mll)的柵極而另一方面通過第一互補NMOS晶體管(M9)連接到所述參考電壓(B2)，并且所述第二差動成對的所述兩個第一 PMOS晶體管中的另一第一 PMOS晶體管(M6)的漏極通過以二極管方式裝配的第二互補NMOS晶體管(MlO)連接到所述參考電壓(B2)。
11.根據(jù)權(quán)利要求10所述的設(shè)備，其特征在于相互以電流鏡方式布置所述第一互補NMOS晶體管(M9)和以二極管方式裝配的所述第二互補NMOS晶體管(MlO)。
12.根據(jù)權(quán)利要求10所述的設(shè)備，其特征在于所述反相器級(ET2)包括第一支路和第二支路，所述第一支路包括所述第一 NMOS晶體管(Mll)和串聯(lián)連接于所述第一 NMOS晶體管(M11)與電源端子(BI)之間的第一 PMOS晶體管(M13)，所述第二支路包括第二 NMOS晶體管(M12)和串聯(lián)連接于所述電源端子(BI)與所述第二 NMOS晶體管(M12)之間、以二極管方式裝配的第二 PMOS晶體管(M14)，相互以電流鏡方式布置所述第一 PMOS晶體管(M13)和所述第二 PMOS晶體管(M14)，所述第一互補NMOS晶體管(M9)以二極管方式來裝配并且與所述反相器級的所述第一NMOS晶體管(Mll) —起形成第一電流鏡，并且所述第二差動成對的所述兩個第一 PMOS晶體管中的另一第一 PMOS晶體管(M6)的漏極也連接到所述反相器級的所述第二支路的所述第二 NMOS晶體管(M12)的柵極。
13.根據(jù)權(quán)利要求11所述的設(shè)備，其特征在于所述反相器級包括第一支路和第二支路，所述第一支路包括所述第一 NMOS晶體管(Mll)和串聯(lián)連接于所述第一 NMOS晶體管(Mll)與電源端子(BI)之間的第一 PMOS晶體管(M13)，所述第二支路包括第二 NMOS晶體管(M12)和串聯(lián)連接于所述電源端子(BI)與所述第二 NMOS晶體管(M12)之間、以二極管方式裝配的第二 PMOS晶體管(M14)，相互以電流鏡方式布置所述第一 PMOS晶體管(M13)和所述第二 PMOS晶體管(M14)，所述第二差動成對的所述兩個第一 PMOS晶體管中的另一第一 PMOS晶體管(M6)的漏極也連接到所述反相器級的所述第二支路的所述第二 NMOS晶體管(M12)的柵極。
14. 一種集成電路，其特征在于包括根據(jù)權(quán)利要求I所述的設(shè)備。
專利摘要本實用新型涉及用于生成可調(diào)帶隙參考電壓的設(shè)備和集成電路。該設(shè)備包括第一裝置，用于生成與絕對溫度成正比的電流；第二裝置，用于生成與絕對溫度成反比的電流；以及輸出模塊，設(shè)計成生成參考電壓；第一處理裝置包括第一放大器和反饋級，第一放大器擁有至少一個第一級，第一級基于與絕對溫度成反比的電流偏置、根據(jù)折疊設(shè)置布置且包括根據(jù)共同柵極設(shè)置布置的第一PMOS晶體管，反饋級的輸入連接到放大器的輸出而反饋級的輸出連接到第一級的輸入及芯的至少一個端子，第二生成裝置包括連接到芯的端子且與第一放大器分離的跟隨放大器設(shè)置，輸出模塊連接到反饋級。由此實現(xiàn)具有最大電源抑制比。
文檔編號G05F1/565GK202677242SQ201220229340
公開日2013年1月16日 申請日期2012年5月16日 優(yōu)先權(quán)日2011年5月17日
發(fā)明者J·弗特, T·索德 申請人:意法半導(dǎo)體(魯塞)公司