專利名稱：數(shù)字信號(hào)處理平臺(tái)的制作方法
技術(shù)領(lǐng)域：
本實(shí)用新型涉及一種CPCI架構(gòu)，尤其涉及一種快速完成AD采樣到DA輸出的數(shù)字信號(hào)處理平臺(tái)。
背景技術(shù)：
目前，公知的信號(hào)處理平臺(tái)都是PCI架構(gòu)的，而且是單一的AD采樣或者單一的DA輸出，使得從AD采樣到輸送至DA時(shí)有很大的路徑延遲效應(yīng)，這樣就滿足不了對(duì)信號(hào)采樣后疊加各種復(fù)雜信號(hào)后快速輸出的需求，而且現(xiàn)有的平臺(tái)能做到的射頻延遲范圍也比較小，且采用PCI架構(gòu)，信號(hào)處理平臺(tái)的散熱也存在弊端，工作時(shí)要采用外部吹風(fēng)散熱，否則平臺(tái)因過熱導(dǎo)致芯片損壞。
發(fā)明內(nèi)容本實(shí)用新型所要解決的技術(shù)問題在于，散熱能力差、AD采樣后輸送至DA時(shí)路徑延遲和現(xiàn)有的射頻延遲范圍較小，提供一種數(shù)字信號(hào)處理平臺(tái)，散熱功能好，在實(shí)現(xiàn)AD采樣后，能夠快速輸送至DA輸出，同時(shí)實(shí)現(xiàn)了大范圍射頻延遲的需求，另外不僅能適應(yīng)較寬的帶寬，而且做到了信號(hào)雜散很小。為了解決上述技術(shù)問題，本實(shí)用新型實(shí)施例提供了一種數(shù)字信號(hào)處理平臺(tái)，包括用于采樣的AD模數(shù)轉(zhuǎn)換器、用于輸出的DA數(shù)模轉(zhuǎn)換器和提供電力來源的穩(wěn)壓電源；所述AD模數(shù)轉(zhuǎn)換器和DA數(shù)模轉(zhuǎn)換器分別與所述穩(wěn)壓電源電相連；所述數(shù)字信號(hào)處理平臺(tái)還包括:第一 FPGA可編程邏輯控制器，與所述AD模數(shù)轉(zhuǎn)換器電相連，接收所述AD模數(shù)轉(zhuǎn)換器輸送的AD信號(hào)并快速串并轉(zhuǎn)換，然后對(duì)串并轉(zhuǎn)換得到的數(shù)據(jù)進(jìn)行數(shù)字信號(hào)處理；PCI橋接芯片，與所述第一 FPGA可編程邏輯控制器通信互聯(lián)，通過CPCI總線下載所述第一 FPGA可編程邏輯控制器所需的數(shù)據(jù)；第一 SRAM存儲(chǔ)器，與所述第一 FPGA可編程邏輯控制器電相連，對(duì)經(jīng)過所述第一FPGA可編程邏輯控制器進(jìn)行數(shù)字信號(hào)處理后的數(shù)據(jù)實(shí)現(xiàn)射頻延遲；第二 FPGA可編程邏輯控制器，與所述DA數(shù)模轉(zhuǎn)換器電相連、與所述第一 FPGA可編程邏輯控制器通信互聯(lián)，接收所述第一 FPGA可編程邏輯控制器傳輸?shù)臄?shù)據(jù)并對(duì)接收的數(shù)據(jù)進(jìn)行數(shù)字上變頻DUC處理后，輸送至所述DA數(shù)模轉(zhuǎn)換器；第二 SRAM存儲(chǔ)器，與所述第二 FPGA可編程邏輯控制器電相連，對(duì)經(jīng)過所述第二可編程邏輯控制器PFGA進(jìn)行數(shù)字信號(hào)處理后的數(shù)據(jù)實(shí)現(xiàn)射頻延遲；所述穩(wěn)壓電源還分別與所述第一 FPGA可編程邏輯控制器、第二 FPGA可編程邏輯控制器、PCI橋接芯片、第一 SRAM存儲(chǔ)器和第二 SRAM存儲(chǔ)器電相連。對(duì)上述技術(shù)方案的改進(jìn)，所述第一可編程邏輯控制器PFGA還電連接有第三SRAM存儲(chǔ)器，所述第三SRAM存儲(chǔ)器與所述穩(wěn)壓電源電相連。對(duì)上述技術(shù)方案的進(jìn)一步改進(jìn)，所述第二可編程邏輯控制器PFGA還電連接有第四SRAM存儲(chǔ)器，所述第四SRAM存儲(chǔ)器與所述穩(wěn)壓電源電相連。對(duì)上述技術(shù)方案的進(jìn)一步改進(jìn)，所述第一 FPGA可編程邏輯控制器和第二 FPGA可編程邏輯控制器采用的芯片型號(hào)是XC5VSX95T。對(duì)上述技術(shù)方案的進(jìn)一步改進(jìn)，所述第一 SRAM存儲(chǔ)器、第二 SRAM存儲(chǔ)器、第三SRAM存儲(chǔ)器和第四SRAM存儲(chǔ)器采用的芯片型號(hào)是CY7C1514KV18。對(duì)上述技術(shù)方案的進(jìn)一步改進(jìn)，所述PCI橋接芯片具體采用的芯片型號(hào)是PLX9056。綜上所述，采用本實(shí)用新型所述的技術(shù)方案，利用的是CPCI架構(gòu)，與現(xiàn)有的PCI架構(gòu)很大的區(qū)別就在于=CPCI架構(gòu)屬于緊湊型PCI，以PCI橋接芯片為核心，并以PCI電氣規(guī)范為標(biāo)準(zhǔn)的高性能工業(yè)用總線，摒除了 PCI傳統(tǒng)的機(jī)械結(jié)構(gòu)，采用的是高可靠的結(jié)構(gòu)，改善了散熱能力。同時(shí)采用第一 FPGA可編程邏輯控制器和第二 FPGA可編程邏輯控制器共同配合使用，使得從AD模數(shù)轉(zhuǎn)換器到DA數(shù)模轉(zhuǎn)換器的數(shù)據(jù)傳輸速度大大提高。此過程中，采用第一 SRAM存儲(chǔ)器和第一 SRAM存儲(chǔ)器的延遲作用，使得所述數(shù)字信號(hào)處理平臺(tái)實(shí)現(xiàn)了大范圍的射頻延遲的需求，并且，在第一 FPGA可編程邏輯控制器和第二 FPGA可編程邏輯控制器的相互配合的使用下，能夠適應(yīng)較寬的帶寬，同時(shí)信號(hào)雜散還比較小。實(shí)施本實(shí)用新型實(shí)施例，具有如下有益效果:(I)散熱好；(2)數(shù)據(jù)傳輸快；(3)具有大范圍的射頻延遲；(4)能適應(yīng)較寬的帶寬；(5)信號(hào)雜散小。

圖1是本實(shí)用新型所述的數(shù)字信號(hào)處理平臺(tái)在實(shí)施例1中的結(jié)構(gòu)原理框圖；圖2是本實(shí)用新型所述的數(shù)字信號(hào)處理平臺(tái)在實(shí)施例2中的結(jié)構(gòu)原理框圖。
具體實(shí)施方式
為使本實(shí)用新型的目的、技術(shù)方案和優(yōu)點(diǎn)更加清楚，下面將結(jié)合附圖對(duì)本實(shí)用新型作進(jìn)一步地詳細(xì)描述。如圖1所示，本實(shí)用新型所述的數(shù)字信號(hào)處理平臺(tái)，包括進(jìn)行采樣的AD模數(shù)轉(zhuǎn)換器1、輸出的DA數(shù)模轉(zhuǎn)換器2、提供電力來源的穩(wěn)壓電源3、第一 FPGA可編程邏輯控制器
4、PCI橋接芯片5、第一 SRAM存儲(chǔ)器6、第二 FPGA可編程邏輯控制器7和第二 SRAM存儲(chǔ)器8，所述穩(wěn)壓電源3分別為所述AD模數(shù)轉(zhuǎn)換器1、DA數(shù)模轉(zhuǎn)換器2、第一 FPGA可編程邏輯控制器4、PCI橋接芯片5、第一 SRAM存儲(chǔ)器6、第二 FPGA可編程邏輯控制器7和第二 SRAM存儲(chǔ)器8供電。其中所述第一 FPGA可編程邏輯控制器4與所述AD模數(shù)轉(zhuǎn)換器I電相連，與所述PCI橋接芯片5通信互聯(lián)，用來接收所述AD模數(shù)轉(zhuǎn)換器I輸送的AD信號(hào)并將該信號(hào)快速串并轉(zhuǎn)換，然后對(duì)轉(zhuǎn)換后的數(shù)據(jù)進(jìn)行數(shù)字信號(hào)處理，一般包括DDC閉環(huán)控制處理或者數(shù)字測(cè)頻等，同時(shí)接收所述PCI橋接芯片6通過CPCI總線下載所需的數(shù)據(jù)；所述PCI橋接芯片5采用的芯片型號(hào)是PLX9056，可以通過CPCI總線下載所述第一 FPGA可編程邏輯控制器4所述的數(shù)據(jù)；所述第一 SRAM存儲(chǔ)器6與所述第一可編程邏輯控制器PFGA4電相連，在具有存儲(chǔ)的基本功能上，還對(duì)經(jīng)過所述第一 FPGA可編程邏輯控制器4進(jìn)行數(shù)字信號(hào)處理后的數(shù)據(jù)實(shí)現(xiàn)射頻延遲；所述第二 FPGA可編程邏輯控制器7與所述DA數(shù)模轉(zhuǎn)換器和第二 SRAM存儲(chǔ)器8分別電相連、與所述第一 FPGA可編程邏輯控制器4通信互聯(lián)，用來接收所述第一 FPGA可編程邏輯控制器4傳輸?shù)臄?shù)據(jù)并對(duì)接收的數(shù)據(jù)進(jìn)行數(shù)字上變頻DUC處理后，輸送至所述DA數(shù)模轉(zhuǎn)換器2，同時(shí)與所述第一 FPGA可編程邏輯控制器4都采用的是XC5VSX95T芯片；所述第二 SRAM存儲(chǔ)器8同樣可以對(duì)經(jīng)過所述第二 FPGA可編程邏輯控制器7進(jìn)行數(shù)字信號(hào)處理后的數(shù)據(jù)實(shí)現(xiàn)射頻延遲，與所述第一 SRAM存儲(chǔ)器6 —樣，都是采用的CY7C1514KV18芯片。所述AD模數(shù)轉(zhuǎn)換器I采用的是ADC083000芯片，所述DA數(shù)模轉(zhuǎn)換器2采用的是MD652D芯片。從圖1中還可以看到，所述數(shù)字信號(hào)處理平臺(tái)在進(jìn)行數(shù)字信號(hào)處理前，需要有時(shí)鐘信號(hào)REFCLK作為參考時(shí)鐘，以及結(jié)合晶振提供所述第一 FPGA可編程邏輯控制器4和第二 FPGA可編程邏輯控制器7的基振信號(hào)。同樣，所述AD模數(shù)轉(zhuǎn)換器I進(jìn)行模擬信號(hào)采樣前，需要有AD_CLK作為采樣時(shí)鐘信號(hào)，所述DA數(shù)模轉(zhuǎn)換器2進(jìn)行數(shù)字信號(hào)輸出錢，需要有DA_CLK作為輸出時(shí)鐘信號(hào)。使用過程中，A/D信號(hào)經(jīng)過所述AD模數(shù)轉(zhuǎn)換器I采樣處理后送入所述第一 FPGA可編程邏輯控制器4，經(jīng)過串并轉(zhuǎn)換后，在進(jìn)行數(shù)字測(cè)頻、DDC閉環(huán)控制的數(shù)字處理后，通過所述第一 SRAM存儲(chǔ)器6實(shí)現(xiàn)數(shù)字延遲(通常為5ms)，并且反饋至所述第一 FPGA可編程邏輯控制器4 ;所述第一 FPGA可編程邏輯控制器4再將延遲后的數(shù)字信號(hào)通過高速數(shù)字接口送入第二 FPGA可編程邏輯控制器7后，所述第二 FPGA可編程邏輯控制器7接著將所述信號(hào)發(fā)送至所述第二 SRAM存儲(chǔ)器；所述第二 SRAM存儲(chǔ)器7再將所述信號(hào)第二次延遲(通常為5ms)，第二次延遲后的信號(hào)又反饋至所述第二 SRAM存儲(chǔ)器7然后經(jīng)過DUC數(shù)字上變頻處理后，送至所述DA數(shù)模轉(zhuǎn)換器2輸出即可。實(shí)施例2:如圖2所示，本實(shí)施例與實(shí)施例1不同點(diǎn)僅在于:在所述第一 FPGA可編程邏輯控制器4上還連接第三SRAM存儲(chǔ)器9，在所述第二 FPGA可編程邏輯控制器7上再電連接有第三SRAM存儲(chǔ)器10，即所述第一 FPGA可編程邏輯控制器4連接有兩個(gè)存儲(chǔ)器，所述第二FPGA可編程邏輯控制器7連接有兩個(gè)存儲(chǔ)器，為了擴(kuò)大容量，同時(shí)還可以進(jìn)一步延遲信號(hào)。以上所揭露的僅為本實(shí)用新型一種較佳實(shí)施例而已，當(dāng)然不能以此來限定本實(shí)用新型之權(quán)利范圍，因此依本實(shí)用新型權(quán)利要求所作的等同變化，仍屬本實(shí)用新型所涵蓋的范圍。
權(quán)利要求1.一種數(shù)字信號(hào)處理平臺(tái)，包括用于采樣的AD模數(shù)轉(zhuǎn)換器(I)、用于輸出的DA數(shù)模轉(zhuǎn)換器(2 )和提供電力來源的穩(wěn)壓電源(3 );所述AD模數(shù)轉(zhuǎn)換器(I)和DA數(shù)模轉(zhuǎn)換器(2 )分別與所述穩(wěn)壓電源(3)電相連，其特征在于，還包括: 第一 FPGA可編程邏輯控制器(4)，所述第一 FPGA可編程邏輯控制器(4)與所述AD模數(shù)轉(zhuǎn)換器(I)電相連，接收所述AD模數(shù)轉(zhuǎn)換器(I)輸送的AD信號(hào)并快速串并轉(zhuǎn)換，然后對(duì)串并轉(zhuǎn)換得到的數(shù)據(jù)進(jìn)行數(shù)字信號(hào)處理； PCI橋接芯片(5)，所述PCI橋接芯片(5)與所述第一 FPGA可編程邏輯控制器(4)通信互聯(lián)，通過CPCI總線下載所述第一 FPGA可編程邏輯控制器(4)所需的數(shù)據(jù)； 第一 SRAM存儲(chǔ)器(6)，所述第一 SRAM存儲(chǔ)器(6)與所述第一 FPGA可編程邏輯控制器(4)電相連，對(duì)經(jīng)過所述第一 FPGA可編程邏輯控制器(4)進(jìn)行數(shù)字信號(hào)處理后的數(shù)據(jù)實(shí)現(xiàn)射頻延遲； 第二 FPGA可編程邏輯控制器(7)，所述第二 FPGA可編程邏輯控制器(7)與所述DA數(shù)模轉(zhuǎn)換器(2 )電相連、與所述第一 FPGA可編程邏輯控制器(4 )通信互聯(lián)，接收所述第一 FPGA可編程邏輯控制器(4)傳輸?shù)臄?shù)據(jù)并對(duì)接收的數(shù)據(jù)進(jìn)行數(shù)字上變頻DUC處理后，輸送至所述DA數(shù)模轉(zhuǎn)換器(2); 第二 SRAM存儲(chǔ)器(8)，所述第二 SRAM存儲(chǔ)器(8)與所述第二 FPGA可編程邏輯控制器(7)電相連，對(duì)經(jīng)過所述第二 FPGA可編程邏輯控制器(7)進(jìn)行數(shù)字信號(hào)處理后的數(shù)據(jù)實(shí)現(xiàn)射頻延遲； 所述穩(wěn)壓電源(3)還分別與所述第一 FPGA可編程邏輯控制器(4)、第二 FPGA可編程邏輯控制器(7 )、PCI橋接芯片(5 )、第一 SRAM存儲(chǔ)器(6 )和第二 SRAM存儲(chǔ)器(8 )電相連。
2.根據(jù)權(quán)利要求1所述的數(shù)字信號(hào)處理平臺(tái)，其特征在于: 所述第一 FPGA可編程邏輯控制器(4 )還電連接有第三SRAM存儲(chǔ)器(9 ); 所述第三SRAM存儲(chǔ)器(9)與所述穩(wěn)壓電源(3)電相連。
3.根據(jù)權(quán)利要求1所述的數(shù)字信號(hào)處理平臺(tái)，其特征在于: 所述第二 FPGA可編程邏輯控制器(7)還電連接有第四SRAM存儲(chǔ)器(10)； 所述第四SRAM存儲(chǔ)器(10)與所述穩(wěn)壓電源(3)電相連。
4.根據(jù)權(quán)利要求1所述的數(shù)字信號(hào)處理平臺(tái)，其特征在于: 所述第一 FPGA可編程邏輯控制器(4)和第二 FPGA可編程邏輯控制器(7)采用的芯片型號(hào)是 XC5VSX95T。
5.根據(jù)權(quán)利要求1或2或3所述的數(shù)字信號(hào)處理平臺(tái)，其特征在于: 所述第一 SRAM存儲(chǔ)器(6 )、第二 SRAM存儲(chǔ)器(8 )、第三SRAM存儲(chǔ)器(9 )和第四SRAM存儲(chǔ)器(10)采用的芯片型號(hào)是CY7C1514KV18。
6.根據(jù)權(quán)利要求1所述的數(shù)字信號(hào)處理平臺(tái)，其特征在于: 所述PCI橋接芯片(5)具體采用的芯片型號(hào)是PLX9056。
專利摘要本實(shí)用新型實(shí)施例公開了一種數(shù)字信號(hào)處理平臺(tái)，包括采樣的AD模數(shù)轉(zhuǎn)換器、輸出的DA數(shù)模轉(zhuǎn)換器和提供電力來源的穩(wěn)壓電源；所述AD模數(shù)轉(zhuǎn)換器、DA數(shù)模轉(zhuǎn)換器分別與所述穩(wěn)壓電源電相連、第一FPGA可編程邏輯控制器、PCI橋接芯片、第一SRAM存儲(chǔ)器、第二FPGA可編程邏輯控制器和第二SRAM存儲(chǔ)器。采用本實(shí)用新型所述的數(shù)字信號(hào)處理平臺(tái)，散熱功能好，在實(shí)現(xiàn)AD采樣后，能夠快速輸送至DA輸出，同時(shí)實(shí)現(xiàn)了大范圍射頻延遲的需求，另外不僅能適應(yīng)較寬的帶寬，而且做到了信號(hào)雜散很小。
文檔編號(hào)G05B19/042GK203054509SQ201220729198
公開日2013年7月10日 申請(qǐng)日期2012年12月26日 優(yōu)先權(quán)日2012年12月26日
發(fā)明者吳惠明, 沈蓉暉, 朱永前 申請(qǐng)人:南京長(zhǎng)峰航天電子科技有限公司