具有補償制造和環(huán)境變動量的集成電路及其方法
【專利摘要】本發(fā)明公開了一種具有補償制造和環(huán)境變動量的集成電路及其方法，該集成電路包含：一第一多個電流驅動器，用以提供多個電流輸出，其中該多個電流輸出具有一第一組依附于電壓、溫度和制造程序的變動量，其中該多個電流輸出對于該第一組依附于電壓、溫度和制造程序的變動量作至少部分地相互補償。該電流驅動器和偏壓電路至少部分地相互補償制造和環(huán)境變動量，例如隨供給電壓、溫度和制造程序的差異所產(chǎn)生的變動量。
【專利說明】具有補償制造和環(huán)境變動量的集成電路及其方法
【技術領域】
[0001]本發(fā)明是有關一種集成電路，特別指一種具有補償制造和環(huán)境變動量的驅動電路。
【背景技術】
[0002]盡管不同集成電路上的電流驅動器具有共同的設計，制造程序和環(huán)境的差異所產(chǎn)生的變動量仍會造成不同集成電路上的電流驅動器的電流輸出不一致。盡管存在制造和環(huán)境的變動量，將多個電流驅動器的電流輸出保持固定且一致仍是一個極欲達成的目標。在面對制造和環(huán)境的變動量的前提下，如何設計電流驅動器和偏壓電路使得多個電流驅動器能夠維持一致的電流輸出仍是一大挑戰(zhàn)。

【發(fā)明內(nèi)容】

[0003]本發(fā)明的一目的為提供包含一第一多個電流驅動器的一集成電路。多個電流驅動器具有多個電流輸出；該多個電流驅動器具有一第一組依附于電壓、溫度和制造程序的變動量。該多個電流輸出對于該第一組依附于電壓、溫度和制造程序的變動量作至少部分地相互補償。
[0004]在一個實施例中，該第一多個電流驅動器包含一第一電流驅動器和一第二電流驅動器。該第一電流驅動器具有一第一 η型晶體管，其中該第一 η型晶體管具有由一第一供給參考電壓(例如Vdd)所偏壓的一柵極。該第二電流驅動器具有一第二 η型晶體管，其中該第二 η型晶體管具有由一第一電壓電路輸出所偏壓的一柵極，其中該第一電壓電路輸出是依據(jù)至少一固定電壓基準，例如一能隙參考(bandgap reference)電壓或一電池電壓)。第一電流驅動器和第二電流驅動器的多個電流輸出對于該第一組依附于電壓、溫度和制造程序的變動量作至少部分地相互補償。
[0005]在一個實施例中，該第一多個電流驅動器包含與不同上述的一第一電流驅動器和
一第二電流驅動器，其中該第一電流驅動器具有一第一 P型晶體管且該第一 P型晶體管具
有一由第一供給參考電壓(例如接地電壓)所偏壓的一柵極；以及該第二電流驅動器具有
一第二P型晶體管且該第二P型晶體管具有一由第一電壓電路輸出所偏壓的一柵極，其中
該第一電壓電路輸出是依據(jù)至少一固定電壓基準。該第一電流驅動器和該第二電流驅動器
的多個電流輸出對于該第一組依附于電壓、溫度和制造程序的變動量作至少部分地相互補m
\-ZX O
[0006]在另一個實施例中，除了上述的該第一多個電流驅動器的多個電流輸出具有該第一組依附于電壓、溫度和制造程序的變動量之外，所述的集成電路進一步包含用以提供相互耦接的多個電流輸出的一第二多個電流驅動器。該第二多個電流驅動器的多個電流輸出具有一第二組依附于電壓、溫度和制造程序的變動量且該多個電流輸出中的不同的電流輸出對于該第二組依附于電壓、溫度和制造程序的變動量作至少部分地相互補償。該第一多個電流驅動器包含前述的η型晶體管組合；該第二多個電流驅動器包含前述的P型晶體管組合。
[0007]在一個實施例中，該至少一固定電壓基準的電壓隨跨接于一晶體管源極和漏極的一電阻值做比例性調(diào)整(scaled proportionally)。在另一個實施例中，該至少一固定電壓基準包含至少一能隙參考電路(bandgap reference circuit),其中該晶體管電阻值(該晶體管電阻值=跨接于該晶體管的電壓/流經(jīng)該晶體管的電流)和一固定電阻值的比值隨制造程序、供給電壓和電阻值的變化而比例性地調(diào)整(scale) —能隙電壓。
[0008]在具有該第一多個電流驅動器和該第二多個電流驅動器一個
[0009]實施例中，包括多個電流鏡用以復制多個流經(jīng)該至少一能隙參考電路(bandgapreference circuit)的一電流，其中用于該第一多個電流驅動器和該第二多個電流驅動器的該至少一固定電壓基準的電壓隨跨接于多個晶體管源極和漏極的多個電阻值做比例性地調(diào)整(scaled proportionally)。
[0010]本發(fā)明的另一面向為具有一偏壓電路的一集成電路，該偏壓電路包含依據(jù)至少一固定電壓基準的一第一電壓電路輸出。如本文所述，該第一電壓電路輸出提供偏壓于一第一多個電流驅動器中的至少一個電流驅動器。
[0011 ] 在一個實施例中，該偏壓電路進一步包含依據(jù)至少一固定電壓基準的一第二電壓電路輸出。如本文所述，該第二電壓電路輸出是偏壓于一第二多個電流驅動器中至少一個電流驅動器。
[0012]本發(fā)明的另一目的為提供一方法，該方法包含了下列步驟:產(chǎn)生多個電流輸出，其中該多個電流輸出來自于一集成電路上的一第一多個電流驅動器且相互稱接并具有一第一組依附于電壓、溫度和制造程序的變動量，其中該多個電流輸出對于該第一組依附于電壓、溫度和制造程序的變動量作至少部分地相互補償。
[0013]本發(fā)明的又一目的為提供一方法，該方法包含了下列步驟:產(chǎn)生一第一電壓電路輸出，其中該第一電壓電路輸出設置于一集成電路上且依據(jù)至少一固定電壓基準以提供偏壓于一第一多個電流驅動器中至少一個電流驅動器，其中該第一多個電流驅動器提供相互耦接的多個電流輸出，其中該多個電流輸出具有一第一組依附于電壓、溫度和制造程序的變動量，其中該多個電流輸出中的不同的電流輸出對于該第一組依附于電壓、溫度和制造程序的變動量作至少部分地相互補償。
【專利附圖】

【附圖說明】
[0014]圖1是依附于不同組電壓、溫度和制造程序的變動量的多個驅動器的電路方塊圖。
[0015]圖2是不同驅動器輸出隨供給電壓差異所產(chǎn)生的變動量做相互補償，以使其合并的驅動器輸出保持固定或實質(zhì)上固定的一簡化圖。
[0016]圖3是不同驅動器輸出隨溫度差異所產(chǎn)生的變動量做相互補償，以使其合并的驅動器輸出保持固定或實質(zhì)上固定的一簡化圖。
[0017]圖4是不同驅動器的輸出隨制造程序差異所產(chǎn)生的變動量做相互補償，以使其合并的驅動器的輸出保持固定或實質(zhì)上固定的一簡化圖。
[0018]圖5具有η型晶體管且至少部分地相互補償彼此輸出的多個驅動器的電路圖。
[0019]圖6具有P型晶體管且至少部分地相互補償彼此輸出的多個驅動器的電路圖。[0020]圖7與圖8是分別為提供偏壓于至少部分地相互補償彼此輸出的不同驅動器的部分偏壓電路圖。
[0021]圖9是提供偏壓于至少部分地相互補償彼此輸出的不同驅動器的偏壓電路的一舉例，其中一偏壓用于一組具有多個η型晶體管的驅動器，另一偏壓用于另一組具有多個P型晶體管的驅動器。
[0022]圖10是導出圖9中偏壓電路的一對偏壓公式，其中一偏壓用于一組具有多個η型晶體管的驅動器，另一偏壓用于另一組具有多個P型晶體管的驅動器。
[0023]圖11是顯示成功相互補償?shù)亩鄠€驅動輸出與失敗相互補償?shù)亩鄠€驅動輸出的輸出設置時間的相對一致性的圖表。
[0024]圖12是一具有任務功能電路和相對應的隨制造程序與環(huán)境的變動做相互補償?shù)尿寗与娐返募呻娐返暮喕綁K圖。
[0025]圖13是依附于不同組電壓、溫度和制造程序的變動量的多個驅動器的電路方塊圖，和圖1的差異在于具有多個驅動器偏壓。 [0026]【符號說明】
[0027]12 驅動器偏壓
[0028]14 驅動器I
[0029]16 驅動器2
[0030]22 η型晶體管
[0031]24 η型晶體管
[0032]26 VDD
[0033]28 NBIAS
[0034]29 放電節(jié)點(node to discharge)
[0035]32 p型晶體管
[0036]34 P型晶體管
[0037]36 接地
[0038]38 PBIAS
[0039]39 充電節(jié)點(node to charge)
[0040]42 第一組變動量的電導的電路
[0041]44 電流源 Icc
[0042]46 供給電壓VDD
[0043]48 NBIAS 節(jié)點
[0044]52 第一組變動量的電導的電路
[0045]54 電流源 Icc
[0046]56 接地
[0047]58 PBIAS 節(jié)點
[0048]64 能隙參考電壓(bandgap reference voltage) VBGREF
[0049]66 輸出
[0050]68 η型晶體管
[0051]70 供給電壓VDD[0052]72p型晶體管
[0053]74P型晶體管MPl
[0054]76P型晶體管MPO
[0055]78電阻 R2
[0056]80η型晶體管MNR
[0057]82NBIAS 節(jié)點
[0058]84η型晶體管MNl
[0059]86η型晶體管MNO
[0060]88電阻 R3
[0061]90P型晶體管MPR
[0062]92PBIAS 節(jié)點
[0063]94VSS
[0064]96電阻 Rl
[0065]98Iref
[0066]102曲線(trace)
[0067]104曲線(trace)
[0068]106集成電路
[0069]108驅動器電路
[0070]110任務功能電路(mission function circuit)
[0071]112N型金屬氧化物半導體驅動器
[0072]114驅動器偏壓電路
[0073]116P型金屬氧化物半導體驅動器
[0074]118放電節(jié)點(nodes to discharge)
[0075]120充電放電節(jié)點(nodes to charge and discharge)
[0076]122充電節(jié)點(nodes to charge)
【具體實施方式】
[0077]圖1是 依附于不同組電壓、溫度和制造程序的變動量的多個驅動器的電路方塊圖。
[0078]驅動器偏壓12提供多個偏壓信號，例如提供偏壓于驅動器1、14和驅動器2、16的多個電壓。驅動器1、14和驅動器2、16分別具有不同組的第一組輸出變動量和第二組輸出變動量。產(chǎn)生輸出變動量的原因有多種，例如驅動器1、14和驅動器2、16在制造時的工藝條件、操作時的溫度以及供給電壓的差異等。圖2至圖4對輸出變動量提供進一步討論。
[0079]圖2是不同驅動器輸出隨供給電壓差異所產(chǎn)生的變動量做相互補償，以使其合并的驅動器輸出保持固定或實質(zhì)上固定的一簡化圖。
[0080]驅動器I和驅動器2的多個輸出電流皆隨著供給電壓V。。變化。當V。。增加時，驅動器I的輸出電流增加且驅動器2的輸出電流減少。因此驅動器I和驅動器2的多個輸出電流變動量互相補償，以使驅動器I和驅動器2的總輸出電流隨著供給電壓改變?nèi)匀槐３止潭ɑ驅嵸|(zhì)上固定(例如等于或低于20微伏特/伏特)。[0081]圖3是不同驅動器輸出隨溫度差異所產(chǎn)生的變動量做相互補償，以使其合并的驅動器輸出保持固定或實質(zhì)上固定的一簡化圖。
[0082]驅動器I和驅動器2的多個輸出電流皆隨著溫度變化。當溫度增加時，驅動器I的輸出電流減少且驅動器2的輸出電流增加。因此驅動器I和驅動器2的多個輸出電流變動量互相補償，以使驅動器I和驅動器2的總輸出電流隨著溫度改變?nèi)员３止潭ɑ驅嵸|(zhì)上固定(例如0.048%/°C )。在一個實施例中，溫度在-40-125°C時，輸出電流范圍為500-540微安培。
[0083]圖4是不同驅動器輸出隨制造程序差異所產(chǎn)生的變動量做相互補償，以使其合并的驅動器輸出保持固定或實質(zhì)上固定的一簡化圖。
[0084]快的工藝導致驅動器的實際驅動電流比所設計的驅動電流高；慢的工藝導致驅動器的實際驅動電流比所設計的驅動電流低。
[0085]驅動器I和驅動器2的多個輸出電流皆隨著溫度而變化。當溫度增加時，驅動器I的輸出電流減少且驅動器2的輸出電流增加。因此驅動器I和驅動器2的多個輸出電流變動量相互補償，以使驅動器I和驅動器2的總輸出電流隨著溫度的改變?nèi)员３止潭ɑ驅嵸|(zhì)上固定(例如0.048%/°C )。在一個實施例中，溫度在-40-125°C時，輸出電流范圍為500-540微安培。
[0086]如圖2至圖4所示，驅動器I和驅動器2的多個輸出電流皆具有一組依附于不同組電壓、溫度和制造程序的變動量，例如隨著電壓、溫度和制造程序的差異所產(chǎn)生的變動量。驅動器I具有隨著供給電壓、溫度和制造程序的差異所產(chǎn)生的多個輸出電流變動量，驅動器2具有隨著供給電壓、溫度和制造程序的差異所產(chǎn)生的多個輸出電流變動量，驅動器I的多個輸出電流變動量和驅動器2的多個輸出電流變動量至少部分地互相補償。因此，雖然驅動器I和驅動器2各別的輸出電流隨著供給電壓、溫度和制造程序變化，驅動器I和驅動器2的總輸出電流仍然保持固定或實質(zhì)上固定。本實施例證實在經(jīng)歷充放電的節(jié)點上具有固定dV/dt變化率(slew rate)。圖11提供隨著供給電壓、溫度和制造程序變化的進一步討論。
[0087]驅動器I的一范例包含一 η型晶體管(例如N型金屬氧化物半導體)，該η型晶體管具有一偏壓在柵極的VDD供給電壓。驅動器I的另一范例包含一 P型晶體管(例如P型金屬氧化物半導體)，該P型晶體管具有一偏壓在柵極的接地電壓。
[0088]驅動器2的一范例包含一 η型晶體管(例如N型金屬氧化物半導體)，該η型晶體管具有一偏壓在柵極的NBIAS。驅動器2的另一范例包含一 P型晶體管(例如P型金屬氧化物半導體)，該P型晶體管具有一偏壓在柵極的PBIAS。圖7至圖9提供NBIAS和PBIAS的進一步討論。
[0089]圖5具有η型晶體管且至少部分地相互補償彼此輸出的多個驅動器的電路圖。
[0090]在圖5中，多個η型晶體管22、24為顯示在圖1中的多個驅動器I和驅動器2的一范例。η型晶體管22具有耦接于VDD26的一柵極、耦接于接地的一源極以及耦接于放電節(jié)點(node to discharge) 29的一漏極。η型晶體管24具有耦接于NBIAS28的一柵極、耦接于接地的一源極以及稱接于放電節(jié)點(node to discharge) 29的一漏極。圖7至圖9提供NBIAS的進一步討論。多個η型晶體管22、24將節(jié)點29放電至接地參考電壓。隨著供給電壓、溫度和制造程序的變化，多個η型晶體管22、24自節(jié)點29流出的合并放電電流仍保持固定或實質(zhì)上固定。
[0091]圖6具有P型晶體管且至少部分地相互補償彼此輸出的多個驅動器的電路圖。
[0092]在圖6中，多個P型晶體管32、34為顯示在圖1中的驅動器I和驅動器2的范例。P型晶體管32具有耦接于接地36的一柵極、耦接于充電節(jié)點(node to charge) 39的一漏極以及耦接于VDD的一源極。P型晶體管34具有耦接于PBIAS38的一柵極、耦接于充電節(jié)點(node to charge) 39的一漏極32以及耦接于VDD的一源極。圖8至圖9提供PBIAS的進一步討論。多個P型晶體管32，34將節(jié)點39充電至VDD。隨著供給電壓、溫度和制造程序的變化，多個P型晶體管32、34流入節(jié)點99的合并充電電流仍保持固定或實質(zhì)上固定。
[0093]圖7與圖8是分別為提供偏壓于至少部分地相互補償彼此輸出的不同驅動器的部分偏壓電路圖。
[0094]對于先前討論的驅動器2案例，圖7顯示產(chǎn)生NBIAS48的一部分電路。該電路包含一由供給電壓VDD46、電流源Icc44、NBIAS節(jié)點48、一具有依附于第一組變動量的電導的電路42和接地的串聯(lián)通路。變動量組I提及在圖2至圖4的中將驅動器I特征化的變動量組，或是隨著供給電壓、溫度和制造程序差異所產(chǎn)生的多個輸出電流變動量。在另一個實施例中，一電流源耦接在NBIAS節(jié)點48和接地之間，以及一電路耦接在VDD46和具有依附于第二組變動量的電導的NBIAS節(jié)點48之間。變動量組2提及在圖2至圖4之中將驅動器2特征化的變動量組，或是隨著供給電壓、溫度和制造程序差異所產(chǎn)生的多個輸出電流變動量。
[0095]圖8顯示于先前討論的驅動器2案例中用以產(chǎn)生PBIAS58的一部分電路。該電路包含一由供給電壓VDD、具有依附于第一組變動量的電導的電路52、PBIAS節(jié)點58、電流源Icc54和接地56的串聯(lián)通路。變動量組I提及在圖2至圖4之中將驅動器I特征化的變動量組，或是隨著供給電壓、溫度和制造程序差異所產(chǎn)生的多個輸出電流變動量。在另一個實施例中，一電流源耦接在VDD和PBIAS節(jié)點58之間；以及一電路耦接在PBIAS節(jié)點58和具有依附于第二組變動量的電導的接地56之間。變動量組2提及在圖2至圖4之中將驅動器2特征化的變動量組，或是隨著供給電壓、溫度和制造程序差異所產(chǎn)生的多個輸出電流變動量。
[0096]圖9是提供偏壓于至少部分地相互補償彼此輸出的不同的多個驅動器的偏壓電路的一舉例，其中一偏壓用于一組具有多個η型晶體管的驅動器，另一偏壓用于另一組具有多個P型晶體管的驅動器。
[0097]運算放大器OPA稱接能隙參考電壓(bandgap reference voltage) VBGREF64至偏壓電路。運算放大器OPA的非反向輸入端接收能隙參考電壓(bandgap reference voltage)VBGREF64。運算放大器OPA的輸出端66耦接于η型晶體管68的柵極；運算放大器OPA的反向輸入端耦接于η型晶體管68的源極。
[0098]電阻R196耦接在η型晶體管68的源極和接地VSS94之間。流經(jīng)電阻R196的電流為 Iref98。Iref98 = VBGREF/R(本案例為 Rl)。
[0099]P型晶體管72的源極耦接于供給電壓VDD70 ；p型晶體管72的柵極和漏極相互耦接且耦接于η型晶體管68的漏極。Iref98流經(jīng)p型晶體管72。
[0100]P型晶體管MP174執(zhí)行電流鏡的功能且鏡射(mirror)流經(jīng)P型晶體管72的電流。P型晶體管MP076也執(zhí)行電流鏡的功能且鏡射(miiror)流經(jīng)p型晶體管72的電流。[0101]具有P型晶體管MP076的偏壓電路分支為圖7中用以產(chǎn)生NBIAS的電路范例。P型晶體管MP076和NBIAS節(jié)點82串聯(lián)且NBIAS節(jié)點82耦接于p型晶體管MP076的漏極、電阻R278以及η型晶體管MNR80。η型晶體管MNR80具有一等于跨接于η型晶體管MNR80源極和漏極的電壓除以流經(jīng)η型晶體管MNR80的鏡射(miirored)電流的有效電阻值。
[0102]η型晶體管麗184的源極耦接于接地VSS94 ；η型晶體管麗184的柵極和漏極相互耦接且耦接于P型晶體管ΜΡ174的漏極。一相同電流流經(jīng)串聯(lián)耦接的P型晶體管ΜΡ174和η型晶體管麗184。
[0103]η型晶體管ΜΝ086執(zhí)行電流鏡的功能且鏡射(mirror)流過η型晶體管麗184的電流。
[0104]具有η型晶體管ΜΝ086的偏壓電路分支為圖8中用以產(chǎn)生PBIAS的電路范例。η型晶體管ΜΝ086和PBIAS節(jié)點92串聯(lián)且PBIAS節(jié)點92耦接于η型晶體管ΜΝ086的源極、電阻R388以及P型晶體管MPR90。ρ型晶體管MPR90具有一等于跨接于ρ型晶體管MPR90源極和漏極的電壓除以流經(jīng)P型晶體管MPR90的鏡射(miirored)電流的有效電阻值。
[0105]圖10是導出圖9中偏壓電路的一對偏壓公式，其中一偏壓用于一組具有多個η型晶體管的驅動器，另一偏壓用于另一組具有多個P型晶體管的驅動器。
[0106]由于快的工藝導致驅動器的實際驅動電流比所設計的驅動電流高，在此條件下，晶體管MNR和MPR的電阻值減少。由于慢的工藝導致驅動器的實際驅動電流比所設計的驅動電流低，在此條件下，晶體管MNR和MPR的電阻值(Rmn和Rmp)增加。電阻值R為一固定值。比值Rmn/R和比值Rmp/R隨慢的工藝增加。
[0107]當供給電壓VDD增加時，比值Rmn/R和比值Rmp/R減少，反之亦然。當溫度增加時，比值Rmn/R和比值Rmp/R增加，反之亦然。
[0108]圖11是顯示成功相互補償?shù)亩鄠€驅動輸出與失敗相互補償?shù)亩鄠€驅動輸出的輸出設置時間的相對一致性的圖表。
[0109]輸出設置時間包含輸出電壓從O上升至0.5VDD所需的時間或是從VDD下降至
0.5VDD所需的時間。
[0110]曲線102顯示一未具有補償制造和環(huán)境變化的一驅動電路在45個不同組的制造和環(huán)境條件下的輸出設置時間的變化走勢。在45個不同組的制造和環(huán)境條件下，曲線102顯示輸出設置時間在大于6a.u.至小于3a.u之間有相對寬的變化性，其中時間單位可為微秒或十億分之一秒。另外，圖表要強調(diào)的是輸出設置時間的相對差異而非輸出設置時間的絕對值。
[0111]曲線104顯示一具有補償制造和環(huán)境變化的一驅動電路在45個不同組的制造和環(huán)境條件下的輸出設置時間的變化走勢。在45個不同組的制造和環(huán)境條件下，曲線104顯示輸出設置時間在6a.u.至小于4.5a.u之間有相對窄的變化性，其中時間單位可為微秒或十億分之一秒。另外，圖表要強調(diào)的是輸出設置時間的相對差異值而非輸出設置時間的絕對值。
[0112]45個不同組的條件如下所述，其中第一數(shù)字顯示供給電壓伏特數(shù)，中間標記顯示制造程序條件，而最后數(shù)字顯示攝氏溫度。在本實施例中，制造程度條件為:ss:具有小驅動電流的N型金屬氧化物半導體以及具有小驅動電流的P型金屬氧化物半導體；TT:具有正常驅動電流的N型金屬氧化物半導體以及具有正常驅動電流的P型金屬氧化物半導體；FF:具有大驅動電流的N型金屬氧化物半導體以及具有大驅動電流的P型金屬氧化物半導
體；SF:具有小驅動電流的N型金屬氧化物半導體以及具有大驅動電流的P型；FS:具有大驅動電流的N型金屬氧化物半導體以及具有小驅動電流的P型金屬氧化物半導體；其中小表示低于正常情況的20%。大表示高于正常情況的20%。
[0113]2.7/SS/25
[0114]2.7/TT/25
[0115]2.7/FF/25
[0116]2.7/SF/25
[0117]2.7/FS/25
[0118]2.7/SS/-40
[0119]2.7/TT/-40
[0120]2.7/FF/-40
[0121]2.7/SF/-40
[0122]2.7/FS/-40
[0123]2.7/SS/125
[0124]2.7/TT/125
[0125]2.7/FF/125
[0126]2.7/SF/125
[0127]2.7/FS/125
[0128]3/SS/25
[0129]3/TT/25
[0130]3/FF/25
[0131]3/SF/25
[0132]3/FS/25
[0133]3/S S/-40
[0134]3/TT/-40
[0135]3/FF/-40
[0136]3/SF/-40
[0137]3/FS/-40
[0138]3/SS/125
[0139]3/TT/125
[0140]3/FF/125
[0141]3/SF/125
[0142]3/FS/125
[0143]3.6/SS/25
[0144]3.6/TT/25
[0145]3.6/FF/25
[0146]3.6/SF/25
[0147]3.6/FS/25[0148]3.6/SS/-40
[0149]3.6/TT/-40
[0150]3.6/FF/-40
[0151]3.6/SF/-40
[0152]3.6/FS/-40
[0153]3.6/SS/125
[0154]3.6/TT/125
[0155]3.6/FF/125
[0156]3.6/SF/125
[0157]3.6/FS/125
[0158]曲線104變化性約為曲線102變化性的一半。
[0159]圖12是一具有任務功能電路和相對應的隨制造程序與環(huán)境的變動做相互補償?shù)尿寗与娐返募呻娐返暮喕綁K圖。
[0160]集成電路106包含一驅動器電路108和一任務功能電路(mission functioncircuit) 110。驅動器電路108包含一驅動器偏壓電路114，其中該驅動器偏壓電路114各別對補償制造和環(huán)境變動量的多個N型金屬氧化物半導體驅動器112和對補償制造和環(huán)境變動量的多個P型金屬氧化物半導體驅動器116提供偏壓。任務功能電路(mission functioncircuit) 110包含多個放電節(jié)點(nodes to discharge) 118、多個充電放電節(jié)點(nodes tocharge and discharge) 120以及多個充電節(jié)點(nodes to charge) 122,其中該多個N型金屬氧化物半導體驅動器112耦接于該多個放電節(jié)點118與該多個充電放電節(jié)點120 ;以及該多個P型金屬氧化物半導體驅動器116耦接于該多個充電節(jié)點122與該多個充電放電節(jié)點 120。
[0161]圖13是依附于不同組電壓、溫度和制造程序的變動量的多個驅動器的電路方塊圖，和圖1的差異在于具有多個驅動器偏壓。
[0162]在圖1中，單一驅動器偏壓12提供多個偏壓信號(例如多個電壓)于驅動器1、14和驅動器2、16。在圖13中，多個驅動器偏壓提供多個偏壓信號(例如多個電壓)于驅動器1、14和驅動器2、16的多個電壓。驅動器偏壓124提供一偏壓信號(例如電壓)于驅動器
1、14。驅動器偏壓126提供另一偏壓信號(例如電壓)于驅動器2、16。圖13其它部分的描述和圖1的描述相同。
[0163]雖然本發(fā)明以前述的較佳實施例和范例揭露如上，然其并非用以限定本發(fā)明，任何熟習相像技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作些許的更動與潤飾，因此本發(fā)明的專利保護范圍須視本說明書所附的權利要求范圍所界定的為準。
【權利要求】
1.一集成電路，包含:一第一多個電流驅動器，用以提供多個電流輸出，其中該多個電流輸出具有一第一組依附于電壓、溫度和制造程序的變動量，其中該多個電流輸出對于該第一組依附于電壓、溫度和制造程序的變動量作至少部分地相互補償。
2.根據(jù)權利要求1所述的集成電路，進一步包含一第二多個電流驅動器，用以提供相互耦接的多個電流輸出，其中該多個電流輸出具有一第二組依附于電壓、溫度和制造程序的變動量，其中該第二多個電流驅動器的該多個電流輸出中至少兩個對于該第二組依附于電壓、溫度和制造程序的變動量作至少部分地相互補償，其中該第一多個電流驅動器包含:一第一電流驅動器，具有一第一 η型晶體管，其中該第一 η型晶體管具有一由第一供給參考電壓所偏壓的一柵極；以及一第二電流驅動器，具有一第二 η型晶體管，其中該第二 η型晶體管具有一由第一電壓電路輸出所偏壓的一柵極，其中該第一電壓電路輸出是依據(jù)至少一固定電壓基準；以及該第二多個電流驅動器包含:一第三電流驅動器，具有一第一 P型晶體管，其中該第一 P型晶體管具有一由第二供給參考電壓所偏壓的一柵極；以及一第四電流驅動器，具有一第二P型晶體管，其中該第二P型晶體管具有一由第二電壓電路輸出所偏壓的一柵極，其中該第二電壓電路輸出是依據(jù)該至少一固定電壓基準。
3.根據(jù)權利要求2所述的集成電路，其中該至少一固定電壓基準的電壓隨跨接于一晶體管源極和漏極的一電阻值做比例性調(diào)整(scaled proportionally)。
4.根據(jù)權利要求2所述的集成電路，其中該至少一固定電壓基準包含至少一能隙參考電路(bandgap reference circuit)以及多個電流鏡以復制多個流經(jīng)該至少一能隙參考電路的一電流，以及用于該第一多個電流驅動器和該第二多個電流驅動器的該至少一固定電壓基準的電壓隨跨接于多個晶體管源極和漏極的多個電阻值做比例性調(diào)整(scaledproportionally)。
5.一方法，該方法包含了下列步驟:提供具有一第一偏壓源輸出電流的一第一電流驅動器；提供具有一第二偏壓源輸出電流的一第二電流驅動器；以及結合該第一偏壓源輸出電流和該第二偏壓源輸出電流以提供一具有不依附于電壓、溫度和制造程序的輸出電流的節(jié)點。
6.根據(jù)權利要求5所述的方法，其中該第一電流驅動器是依據(jù)多個P型晶體管，以及該第二電流驅動器是依據(jù)多個η型晶體管。
7.根據(jù)權利要求5所述的方法，其中，至少一個所述的P型晶體管以及至少一個所述的η型晶體管具有由至少一固定電壓基準所偏壓的多個柵極，其中該至少一固定電壓基準的電壓隨跨接于晶體管源極和漏極的電阻值做比例性調(diào)整(scaled proportionally)。
8.一方法，該方法包含了下列步驟:提供一第一電流驅動器，其中該第一電流驅動器由第一參考電壓所供電且具有一第一偏壓源輸出電流；提供一第二電流驅動器，其中該第二電流驅動器由第二參考電壓所供電且具有一第二偏壓源輸出電流；以及經(jīng)由結合該第一偏壓源輸出電流和該第二偏壓源輸出電流至一節(jié)點以提供一合并輸出電流，其中該第一參考電壓和該第二參考電壓具有不同的非零電壓值。
9.根據(jù)權利要求8所述的方法，其中該第一電流驅動器是依據(jù)多個P型晶體管，以及該第二電流驅動器是依據(jù)多個η型晶體管。
10.根據(jù)權利要求9所述的方法，其中，至少一個所述的P型晶體管以及至少一個所述的η型晶體管具有由至少一固定電壓基準所偏壓的多個柵極，其中該至少一固定電壓基準的電壓隨跨接于晶體管源 極和漏極的電阻值做比例性調(diào)整(scaled proportionally)。
【文檔編號】G05F1/567GK103970177SQ201310308588
【公開日】2014年8月6日 申請日期:2013年7月22日 優(yōu)先權日:2013年1月29日
【發(fā)明者】楊尚輯, 陳耕暉, 羅思覺, 張坤龍, 洪俊雄 申請人:旺宏電子股份有限公司