一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)的制作方法
【專利摘要】本發(fā)明提供了一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)；該帶隙基準(zhǔn)電壓源電路由四個(gè)部分組成：運(yùn)算放大器電路、啟動(dòng)和偏置電路、提高抑制比電路、帶隙基準(zhǔn)電壓源電路；采用高增益運(yùn)算放大器有效保證△VBE的精度和穩(wěn)定性，通過多級(jí)放大減小失調(diào)；啟動(dòng)和偏置電路向其它電路提供啟動(dòng)電壓和偏置，并在其它電路啟動(dòng)后關(guān)閉；提高抑制比電路采用電流回饋模式提高整個(gè)電路對(duì)電源變化的抑制，產(chǎn)生局部電源VDDL，增強(qiáng)電路抗干擾性能；帶隙基準(zhǔn)電壓源電路采用自偏壓cascade結(jié)構(gòu)的電流鏡，提高了輸出電壓的電源抑制比，與外部電路協(xié)調(diào)產(chǎn)生性能穩(wěn)定的零溫度系數(shù)的基準(zhǔn)電壓；本發(fā)明由于采用了高增益的兩級(jí)運(yùn)放，電壓源隔離技術(shù)，RC補(bǔ)償網(wǎng)絡(luò)及自偏壓cascode結(jié)構(gòu)電流鏡結(jié)構(gòu)，使得電路具有低失調(diào)電壓、高相位裕度、高增益、高抑制比，并降低了由MOS器件溝道調(diào)制效應(yīng)引起的影響。
【專利說明】一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及集成電路【技術(shù)領(lǐng)域】，具體涉及一種具有高增益高抑制比的帶隙基準(zhǔn)電 壓源設(shè)計(jì)。
【背景技術(shù)】
[0002]在模擬集成電路或混合信號(hào)設(shè)計(jì)領(lǐng)域，基準(zhǔn)電壓源是一個(gè)很重要的模塊，而基準(zhǔn) 電壓源在DAC電路中占有舉足輕重的地位，其設(shè)計(jì)的好壞直接影響著DAC輸出的精度和穩(wěn) 定性。而在帶隙基準(zhǔn)電壓源設(shè)計(jì)中，運(yùn)算放大器電路的選擇很重要，其開環(huán)增益和輸入失調(diào) 直接決定了帶隙基準(zhǔn)電壓源輸出精度和穩(wěn)定性，為了減小失調(diào)對(duì)基準(zhǔn)電壓的影響，運(yùn)放的 失調(diào)要盡可能小。而溫度的變化、電流電壓的波動(dòng)和制造工藝的偏差都會(huì)影響基準(zhǔn)電壓的 特性。為了更好地適應(yīng)數(shù)?；旌霞呻娐返陌l(fā)展，要求進(jìn)一步提高基準(zhǔn)電壓源的設(shè)計(jì)性能， 要求基準(zhǔn)電壓源具有高增益的運(yùn)放電路、低噪聲、低失調(diào)、高電源抑制比、高相位裕度等優(yōu) 點(diǎn)。
[0003]而現(xiàn)有的帶隙基準(zhǔn)電壓源如圖1所述，參考圖1，所述帶隙基準(zhǔn)電壓源包括:誤差 放大器EA，PMOS管和Ml和M2，第一三極管ql，第二三極管q2，電阻Rll和R12，通過合理 地調(diào)節(jié)R11/R12的大小，可以使其在一定溫度下實(shí)現(xiàn)基準(zhǔn)隨溫度的變化為零，從而產(chǎn)生一 個(gè)隨溫度變化很小的基準(zhǔn)電壓。
[0004]但是現(xiàn)有的帶隙基準(zhǔn)源具有很大的噪聲、低電源抑制比、并不能很好地抑制基準(zhǔn) 源電路本身所具有的噪聲，特別是器件低頻時(shí)產(chǎn)生的閃爍噪聲，以及運(yùn)放失調(diào)、輸入管子閥 值電壓不匹配、低相位裕度等缺點(diǎn)，因此不能滿足現(xiàn)代集成電路設(shè)計(jì)中對(duì)基準(zhǔn)電壓的苛刻 要求。

【發(fā)明內(nèi)容】

[0005]因此本發(fā)明要解決的技術(shù)問題是提供一種具有高增益高抑制比的帶隙基準(zhǔn)電壓 源設(shè)計(jì)。
[0006]本發(fā)明可以解決現(xiàn)有基準(zhǔn)電路低電源抑制比、易受自身和外部噪聲和失調(diào)影響、 驅(qū)動(dòng)能力低、頻帶較窄、低相位裕度等方面的問題。滿足現(xiàn)代集成電路設(shè)計(jì)中對(duì)基準(zhǔn)電壓的 苛刻要求。
[0007]為解決上述問題，本發(fā)明采用如下技術(shù)方案:
本發(fā)明提供了一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)，該帶隙基準(zhǔn)電壓源電 路由四個(gè)部分組成:運(yùn)算放大器電路、啟動(dòng)和偏置電路、提高抑制比電路、帶隙基準(zhǔn)電壓源 電路。
[0008]所述運(yùn)算放大器電路有效保證A VBE的精度和穩(wěn)定性，通過多級(jí)放大減小失調(diào)； 啟動(dòng)和偏置電路向其它電路提供啟動(dòng)電壓和偏置，并在其它電路啟動(dòng)后關(guān)閉；提高抑制比 電路采用電流回饋模式提高整個(gè)電路對(duì)電源變化的抑制，產(chǎn)生局部電源VDDL，增強(qiáng)電路抗 干擾性能；帶隙基準(zhǔn)電壓源電路采用自偏壓cascade結(jié)構(gòu)的電流鏡，提高了輸出電壓的電源抑制比，與外部電路協(xié)調(diào)產(chǎn)生性能穩(wěn)定的零溫度系數(shù)的基準(zhǔn)電壓；本發(fā)明由于采用了高增益的兩級(jí)運(yùn)放，電壓源隔離技術(shù)，RC補(bǔ)償網(wǎng)絡(luò)及自偏壓cascode結(jié)構(gòu)電流鏡結(jié)構(gòu)，使得電路具有低失調(diào)電壓、高相位裕度、高增益、高抑制比，并降低了由MOS器件溝道調(diào)制效應(yīng)引起的影響。
[0009]所述運(yùn)算放大器電路采用高增益的兩級(jí)運(yùn)算放大器，為使運(yùn)算放大器滿足不同技術(shù)要求，本發(fā)明對(duì)運(yùn)算放大器電路選用兩種方案:方案一中采用雙端輸入單端輸出的差分放大器結(jié)構(gòu)；方案二中采用帶有增益提高技術(shù)的折疊式差分放大器結(jié)構(gòu)。
[0010]兩種運(yùn)算放大器選用方案中，為使放大器工作在低壓條件下，都采用PMOS管作為輸入差分對(duì)，這樣可以降低輸入共模電平。且輸出端采用米勒補(bǔ)償，為放大電路提供大的帶寬和高的相位裕度。同時(shí)在輸入端引入電容，可以降低電源抖動(dòng)對(duì)電路的影響。特別在運(yùn)算放大器電路的第二種實(shí)施方案中采用帶有增益提高技術(shù)的折疊式差分放大器，具有很多的增益，因此高的增益有效保證了Λ VBE的精度，和較高的電源抑制比。
[0011]本發(fā)明的優(yōu)點(diǎn)在于:
本發(fā)明除具有現(xiàn)有基準(zhǔn)電壓電路所具有零溫度系數(shù)的特點(diǎn)外，還采用了高增益的兩級(jí)運(yùn)放，特別是運(yùn)算放大器電路的第二種實(shí)施方案中采用帶有增益提高技術(shù)的折疊式差分放大器，實(shí)現(xiàn)了較高的增益，有效保證Λ VBE的精度。運(yùn)放輸入采用PMOS管作為輸入差分對(duì)，有效降低輸入共模電平。并在運(yùn)放輸入端引入電容防止電源抖動(dòng)帶給電路影響。在運(yùn)放輸出采用米勒補(bǔ)償，為放大電路提供大的帶寬和高的相位裕度。特別地采用電壓源隔離技術(shù)，將外部電源和電路工作電源隔離，為電路提供高的電源抑制比。帶隙基準(zhǔn)電壓源電路采用自偏壓cascode結(jié)構(gòu)電流鏡結(jié)構(gòu)，有效降低電路由MOS器件溝道調(diào)制效應(yīng)引起的影響，并具有較強(qiáng)的驅(qū)動(dòng)能力。因此本設(shè)計(jì)具有驅(qū)動(dòng)能力強(qiáng)、高電源抑制比、高增益、輸入共模電平低，以及抗外部干擾特性，能夠滿足現(xiàn)代集成電路設(shè)計(jì)中對(duì)基準(zhǔn)電壓的苛刻要求。
【專利附圖】

【附圖說明】[0012]圖1為現(xiàn)有技術(shù)提供的帶隙基準(zhǔn)電壓源電路。[0013]圖2為本發(fā)明提供的運(yùn)算放大器的電路。[0014]圖3為本發(fā)明提供的啟動(dòng)和偏置電路的電路。[0015]圖4為本發(fā)明提供的帶隙基準(zhǔn)電壓源電路。[0016]圖5為本發(fā)明提供的提高抑制比電路。[0017]圖6為本發(fā)明提供的一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)。[0018]圖7為本發(fā)明運(yùn)放第二種實(shí)施方案所選增益提高技術(shù)原理圖電路。[0019]圖8為本發(fā)明提供的帶有增益提高技術(shù)的折疊式差分放大器電路。[0020]圖9為本發(fā)明提供的基于增益提高技術(shù)的一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)?！揪唧w實(shí)施方式】[0021]為了使本發(fā)明所解決的技術(shù)問題，技術(shù)方案及有益效果更加清楚明白，以下結(jié)合
附圖及實(shí)施例，對(duì)本發(fā)明進(jìn)行進(jìn)一步詳細(xì)說明。應(yīng)當(dāng)理解，此處所描述的具體實(shí)施例僅用以解釋本發(fā)明，并不用于限定本發(fā)明。[0022]本發(fā)明設(shè)計(jì)一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源。
[0023]參考圖2，為本設(shè)計(jì)所采用的運(yùn)算放大器的電路，如圖2，所述運(yùn)算放大器電路采用雙端輸入單端輸出的形式，由PMOS管M20~M24、NMOS管M25-M28、第五電阻R5、第二電容 C2、第三電容C3組成；所述PMOS管M20122的源極接于參加電壓源VDDL，柵極接偏置電壓 Vbl，且M20的柵極與漏極連接，并連接于NMOS管M27的漏極，M21的漏極與PMOS管M23、 M24的源極相連接，M22的漏極與NMOS管M28的漏極相連接；所述M23、M24的源極相連接， 并與PMOS管M21的漏極連接，M23的柵極接輸入Vinl，并接于第二電容C2的一端，M23的漏極與NMOS管25的漏極相連接，M24的柵極接輸入Vin2，M24的漏極與NMOS管M26的漏極連接；所述NMOS管M25、M26的柵極相連接，M25的漏極與柵極相連接，并接于M23的漏極連接，M25的源極接地，M26漏極與M24的漏極連接，M26的源極接地；所述NMOS管M27的漏極與M20的漏極相連接，柵極接偏置電壓Vb2，源極接地；所述NMOS管M28的柵極與M24、M26 的漏極相連接，漏極與M22的漏極連接，源極接地；所述第二電容一端與M23的柵極連接，另一端接地；所述第三電容一端與第五電阻一端連接，另一端與帶隙基準(zhǔn)電壓源電路PMOS管 M1~M4的柵極連接；所述第五電阻R5 —端與第三電容C3連接，另一端與M24、M26的漏極相連接。
[0024]在運(yùn)算放大器電路中，由于考慮到地靜態(tài)功耗，對(duì)放大電路進(jìn)行了簡(jiǎn)單設(shè)計(jì)，采用了無緩沖級(jí)的差分輸入二級(jí)放大結(jié)構(gòu)(參見圖2)。在運(yùn)算放大器中采用PMOS管作為差分輸入對(duì)管，可以有效提高放大器的擺率，改善響應(yīng)速度。其中M22、M28構(gòu)成共源放大器，作為運(yùn)放的輸出極，C3作為米勒補(bǔ)償電容，R5消除電路零點(diǎn)。并在運(yùn)放的反向輸入端引入電容C2，在參考電壓源抖動(dòng)時(shí)，由于該輸入端接有電容，因此在兩輸入端Vinl、Vin2產(chǎn)生電壓差，該電壓差加在運(yùn)放輸入端，在輸出端可以產(chǎn)生一個(gè)與電壓源相反的抖動(dòng)，從而可以起到抗參考電壓源抖動(dòng)的作用。放大器中的偏置電壓Vbl、Vb2由啟動(dòng)和偏置電路提供。
[0025]由于電路接通后，本設(shè)計(jì)中的晶體管可能處于簡(jiǎn)并狀態(tài)，同時(shí)為了給工作電路提供偏置所需電壓，為本設(shè)計(jì)提供了啟動(dòng)和偏置電路，參考圖3。如圖3，所述啟動(dòng)和偏置電路由卩]\?)5管119、]\129，匪05管肌0、]\111、]\00組成，為其它電路提供啟動(dòng)電壓和偏置；所述PMOS 管M9的源極與參考電壓源VDDL連接，柵極接地，漏極與NMOS管MlO的柵接和NMOS管Mll 的漏極連接；所述PMOS管M29柵極與MlO的漏極連接，并引出偏置電壓Vbl，源極與參考電壓源VDDL連接，漏極與NMOS管M30的漏極連接；所述NMOS管MlO的柵極與PMOS管M9、 NMOS管Mll漏極相連接，漏極與M29的柵極練接，源極接地；所述NMOS管Mil、M30的柵極相連接，源極接地，Mll的漏極與M9漏極、MlO柵極相連接，M30的漏極與柵極相連接并接于 M29的漏極， 并引出偏置電壓Vb2。
[0026]在該啟動(dòng)電路設(shè)計(jì)中，其啟動(dòng)原理是:在電路上電后，參考電壓源VDDL為高電平， 由于PMOS管M9柵極接地，M9導(dǎo)通，使得MlO柵極為高電平導(dǎo)通，MlO的漏極成為低電平，使 Vbl變低，電路脫離簡(jiǎn)并狀態(tài)，正常工作。正常工作后，NMOS管Mll導(dǎo)通，使得MlO柵極變?yōu)榈碗娖浇刂埂＿@樣完成了電路的正常啟動(dòng)。
[0027]參考圖4，為本設(shè)計(jì)中為得到性能穩(wěn)定的零溫度系數(shù)的基準(zhǔn)電壓所設(shè)計(jì)的
帶隙基準(zhǔn)電壓源電路。如圖4，所述帶隙基準(zhǔn)電壓源電路由PMOS管MfM4、NMOS管 M5~M8、電阻Rl~R4、R6~R8、第一電容Cl、第一 PNP晶體管Q1、第二 PNP晶體管Q2、第三PNP 晶體管Q3、第四PNP晶體管Q4組成。[0028]所述帶隙基準(zhǔn)電壓源電路的PMOS管Ml、M2和NMOS管M5、M6組成cascode電流鏡I，PMOS管M3、M4和NMOS管M7、M8組成cascode電流鏡II ;所述第一電阻?第四電阻R1?R4的一端與參考電源VDDL連接，Rl的另一端與Ml的源極連接，R2的另一端與M2的源極連接，R3的另一端與M3的源極連接，R4的另一端與M4的源極連接；所述第六電阻R6的一端與M5的源極連接，另一端與第一 PNP晶體管Ql的發(fā)射極連接；所述第七電阻R7的一端與M6的源極連接，另一端與第二 PNP晶體管Q2的發(fā)射極連接；所述第八電阻R8的一端與M7的源極連接，另一端與第三PNP晶體管Q3的發(fā)射極連接；所述第一至第四PNP晶體管Qf Q4的集電極接地；所述Ql的發(fā)射極與R6的一端連接，基極與Q2的發(fā)射極連接；所述Q2的發(fā)射極與R7的一端連接，并與Ql的基極連接，基極與Q3的基極連接；所述Q 3的基極與Q2的基極連接，發(fā)射極與電阻R8的一端連接，并與Q4的基極連接；所述 Q4的基極與Q3的發(fā)射極連接，發(fā)射極與NMOS管M8的射極連接,且Q4的發(fā)射極與運(yùn)算放大器電路中PMOS管M24的柵極連接；所述第一電容Cl的一端與NMOS管M7的源極連接，另一端與Q2、Q3的柵極相連接，并接地。
[0029]所述第一晶體管Ql和第二晶體管Q2為互相匹配的PNP晶體管，其發(fā)射極面積比為1:1 ;所述第三晶體管Q3和第四晶體管Q4為互相匹配的PNP晶體管，發(fā)射極面積比為1:1 ;所述第三和第四晶體管Q3、Q4的發(fā)射極面積為第一和第二晶體管Ql、Q2的發(fā)射極面積的8倍，使得所述cascode電流鏡I和cascode電流鏡II的電流比為2:4。同時(shí)在電路中增加了電阻Rf R4，通過增加電阻可以進(jìn)一步地抑制電路中器件的噪聲，這是因?yàn)橥ㄟ^源極負(fù)反饋使得這四個(gè)MOS管的跨導(dǎo)(gm)減小，從而進(jìn)一步地抑制了 PMOS管的噪聲。
[0030]在帶隙基準(zhǔn)電壓源電路工作中，假設(shè)晶體管的基極電流很小可以忽略，Vinl端點(diǎn)的電位等于Vin2端點(diǎn)的電位?？傻?
VBE1+VBE2+2IR6=VBE3+VBE4(I
由于 VBEl=VBE2, VBE3=VBE4 帶入式(I)得:
I=(VBE3-VBE1)/R6(2
又因?yàn)?
VBE3-VBEl=VTIn(JC3/JC1)=VTIn(IC3AE1/IC1AE3)=VTIn8 (3把式(3)帶入式(2)得到:
I=VTIn8/R6(4
Vref=4I*R8+VBE3(5
把式(4)帶入式(5)得
Vref=VBE3+4IR8=VBE3+4*R4*VTIn8/R6(6)
由于VBE3是具有負(fù)溫度系數(shù)的電壓，而VT*R8/R6為正比于VT的具有正溫度系數(shù)的電壓，因此，可以通過合理地設(shè)置電阻R8和R6的值，可以得到具有零溫度系數(shù)的帶隙基準(zhǔn)電壓源。
[0031]參考圖5，為了提高電路的抗干擾能力，降低電路對(duì)外部電源強(qiáng)的依懶性，為此本設(shè)計(jì)特提供了提高抑制比電路，如圖5，所述提高抑制比電路由PMOS管M12?M15、NMOS管M16?M19組成；所述PMOS管M12、M13的源極與外部電源VDD連接，柵極相連接，M12的漏極與NMOS管M18的漏極連接，并引出參考電源VDDL，M13的漏極與NMOS管的M19的漏極連接，并與其柵極相接；所述PMOS管M14的源極與參考電源VDDL連接，柵極與端點(diǎn)Vin2連接，漏極與NMOS管M16的漏極連接；所述PMOS管M15的柵極與端點(diǎn)Vinl連接，漏極與NMOS管 M18的柵極、NMOS管M17漏極相連接；所述NMOS管M16、M17的源極接地、柵極相連接，M16 的漏極與M14的漏極連接，M16的漏極與柵極相連接，并接于NMOS管M19的柵極，M17的漏 極與PMOS管M15的漏極、NMOS管M18柵極相連接；所述NMOS管M18柵極與M15、M17的漏 極相連接，漏極與M12的漏極連接，源極接地；所述NMOS管M19柵極與M16的柵極連接，漏 極與M13的漏極連接，源極接地。
[0032]所述的提高抑制比電路采用電流回饋模式提高整個(gè)電路對(duì)電源變化的抑制，產(chǎn)生 局部電源VDDL，可以增強(qiáng)電路抗干擾性能。
[0033]參考圖6，圖6電路中的各個(gè)部分如下:①啟動(dòng)和偏置電路、②帶隙基準(zhǔn)電壓源電 路、③運(yùn)算放大器電路、④提聞抑制比電路組成的一種具有聞增益聞抑制比的帶隙基準(zhǔn)電 壓源設(shè)計(jì)電路，即為上述圖2?圖5所示電路組成。帶隙基準(zhǔn)電壓在②帶隙基準(zhǔn)電壓源電路 得到，即Vref0
[0034]參考圖8，圖8為本設(shè)計(jì)中運(yùn)算放大器電路的另一種實(shí)施方案，該方案中運(yùn)算放大 器采用帶有增益提高技術(shù)的折疊式差分放大器結(jié)構(gòu)，可以更有效的提高放大電路的增益， 以保障A VBE有更好的精度。同時(shí)采用PMOS管作為差分輸入級(jí)和折疊式結(jié)構(gòu)，可以有效改 善運(yùn)算放大器在低壓模式下工作的性能。增益提高技術(shù)參考7增益提高技術(shù)原理圖電路。
[0035]在圖7中，如圖7左圖可知，其輸出阻抗為，圖中rol工作像一個(gè)反饋電阻，檢測(cè)輸 出電流并把電流轉(zhuǎn)換為為電壓，在rol兩端殘生的小信號(hào)電壓正比于輸出電流，這說明，可 以從Vb減去這個(gè)電壓，使得可以將M2被放在電流-電壓反饋中，從而提高輸出阻抗。如 圖7右圖所示M2漏極電壓變化對(duì)Vx的影響減小，以為Al調(diào)節(jié)這個(gè)電壓。由于X點(diǎn)電壓變 化減小，通過rol的電流以及輸出電流更加穩(wěn)定，產(chǎn)生更高的輸出阻抗，使得輸出阻抗提高
為，因此使得增益提高4倍。使得運(yùn)算放大器有了更高的增益，更保證了 A VBE的精度和穩(wěn)定性。
[0036]參考圖9，圖9為應(yīng)用有增益提高技術(shù)的折疊式差分放大器結(jié)構(gòu)，即應(yīng)用運(yùn)算放大 器的另一種實(shí)施方案所組成的一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)電路，在該 電路中同樣由⑤啟動(dòng)和偏置電路、⑥帶隙基準(zhǔn)電壓源電路、⑦運(yùn)算放大器電路、⑧提高抑制 比電路組成。
[0037]通過上述方式，本發(fā)明一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)電路，有 效提高了運(yùn)算放大器的增益，增大了負(fù)反饋的深度，減小了運(yùn)算放大器的失調(diào)，提高了基準(zhǔn) 電壓源的精度，能夠產(chǎn)生零溫度系數(shù)的帶隙基準(zhǔn)電壓，具有穩(wěn)定性好，輸入噪聲低，開機(jī)自 啟動(dòng)，驅(qū)動(dòng)能力強(qiáng)，高的電源抑制比，能夠抵抗外部干擾，以及滿足寬頻帶的優(yōu)點(diǎn)，能夠滿足 現(xiàn)代集成電路設(shè)計(jì)中對(duì)基準(zhǔn)電壓的苛刻要求。
[0038]以上所述為本發(fā)明的較佳實(shí)施方案，并不用以限制本發(fā)明，凡在本發(fā)明的精神原 則之內(nèi)，所做的任何修改、等同替換、改進(jìn)等，均應(yīng)包含在本發(fā)明的保護(hù)范圍之內(nèi)。
【權(quán)利要求】
1.一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)，其特征在于:運(yùn)算放大器電路、 啟動(dòng)和偏置電路、提高抑制比電路、帶隙基準(zhǔn)電壓源電路；所述運(yùn)算放大器電路的主要作用是保證A VBE的精確性，通過多級(jí)放大減小失調(diào)；所述啟動(dòng)和偏置電路用于向其它電路提供啟動(dòng)電壓和偏置，并在其它電路啟動(dòng)后關(guān)閉；所述提高抑制比電路用于產(chǎn)生局部參考電源VDDL，降低電路對(duì)外部電源的依賴，增強(qiáng)電路抗干擾性能；所述帶隙基準(zhǔn)電壓源電路采用自偏壓cascade結(jié)構(gòu)的電流鏡，降低由MOS器件溝道調(diào)制效應(yīng)引起的影響，提高了輸出電壓的電源抑制比，與外部電路協(xié)調(diào)產(chǎn)生性能穩(wěn)定的零溫度系數(shù)的基準(zhǔn)電壓。
2.根據(jù)權(quán)利要求1所述的一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)，其特征在于:所述運(yùn)算放大器電路采用雙端輸入單端輸出的形式，由PMOS管M2(TM24、NMOS管 M25-M28、第五電阻R5、第二電容C2、第三電容C3組成。
3.根據(jù)權(quán)利要求2所述的一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)，其特征在于:所述PMOS管M20122的源極接于參考電壓源VDDL，柵極連接于啟動(dòng)與偏置電路中 NMOS管MlO的漏極，且M20的柵極與漏極連接，并連接于NMOS管M27的漏極，M21的漏極與 PMOS管M23、M24的源極相連接，M22的漏極與NMOS管M28的漏極相連接；所述M23、M24的源極相連接，并與PMOS管M21的漏極連接，M23的柵極與帶隙基準(zhǔn)電壓源電路中NMOS管M5 源極連接，并接于第二電容C2的一端，M23的漏極與NMOS管25的漏極相連接，M24的柵極與帶隙基準(zhǔn)電壓源電路中NMOS管M8的源極連接，M24的漏極與NMOS管M26的漏極連接；所述NMOS管M25、M26的柵極相連接，M25的漏極與柵極相連接，并接于M23的漏極連接，M25 的源極接地，M26漏極與M24的漏極連接，M26的源極接地；所述NMOS管M27的漏極與M20 的漏極相連接，柵極與啟動(dòng)與偏置電路中NMOS管Mil、M30的柵極相連接，源極接地；所述 NMOS管M28的柵極與M24、M26的漏極相連接，漏極與M22的漏極連接，源極接地；所述第二電容一端與M23的柵極連接，另一端接地；所述第三電容一端與第五電阻一端連接，另一端與帶隙基準(zhǔn)電壓源電路PMOS管Mf M4的柵極連接；所述第五電阻R5 —端與第三電容C3連接，另一端與M24、M26的漏極相連接。
4.根據(jù)權(quán)利要求1所述的一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)，其特征在于:所述啟動(dòng)和偏置電路由？105管119^29，匪05管肌0^11、100組成，為其它電路提供啟動(dòng)電壓和偏置；所述PMOS管M9的源極與參考電壓源VDDL連接，柵極接地，漏極與NMOS 管MlO的柵接和NMOS管Mll的漏極連接；所述PMOS管M29柵極與MlO的漏極連接，源極與參考電壓源VDDL連接，漏極與NMOS管M30的漏極連接；所述NMOS管MlO的柵極與PMOS管 M9、NM0S管Mll漏極相連接，漏極與M29的柵極練接，源極接地；所述NMOS管M11、M30的柵極相連接，源極接地，MlI的漏極與M9漏極、MlO柵極相連接，M30的漏極與柵極相連接并接于M29的漏極。
5.根據(jù)權(quán)利要求1所述的一`種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)，其特征在于:所述提高抑制比電路由PMOS管M12~M15、NMOS管M16~M19組成；所述PMOS管M12、 M13的源極與外部電源VDD連接，柵極相連接，M12的漏極與NMOS管M18的漏極連接，并引出參考電源VDDL，M13的漏極與NMOS管的M19的漏極連接，并與其柵極相接；所述PMOS管 M14的源極與參考電源VDDL連接，柵極與運(yùn)算放大器電路中PMOS管M24的柵極連接，漏極與NMOS管M16的漏極連接；所述PMOS管M15的柵極與算放大器電路中PMOS管M23的柵極連接，漏極與NMOS管M18的柵極、NMOS管M17漏極相連接；所述NMOS管M16、M17的源極接地、柵極相連接，M16的漏極與M14的漏極連接，M16的漏極與柵極相連接，并接于NMOS管M19的柵極，M17的漏極與PMOS管M15的漏極、NMOS管M18柵極相連接；所述NMOS管M18柵極與M15、M17的漏極相連接，漏極與M12的漏極連接，源極接地；所述NMOS管M19柵極與M16的柵極連接，漏極與M13的漏極連接，源極接地。
6.根據(jù)權(quán)利要求1所述的一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)，其特征在于:所述帶隙基準(zhǔn)電壓源電路由PMOS管M1~M4、NMOS管M5~M8、電阻R1~R4、R6~R8、第一電容Cl、第一 PNP晶體管Q1、第二 PNP晶體管Q2、第三PNP晶體管Q3、第四PNP晶體管Q4組成。
7.根據(jù)權(quán)利要求6所述的一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)，其特征在于:所述帶隙基準(zhǔn)電壓源電路的PMOS管Ml、M2和NMOS管M5、M6組成cascode電流鏡I，PMOS管M3、M4和NMOS管M7、M8組成cascode電流鏡II ;所述PMOS管Ml、M2的柵極連接，源極分別連接于第一電阻R1、第二電阻R2的一端，Ml的漏極連接NMOS管M5的漏極，M2的漏極連接NMOS管M6的漏極，且M2的柵極和漏極連接，并與啟動(dòng)與偏置電路中NMOS管MlO的漏極連接；所述NMOS管M5、M6的柵極連接，M5的漏極與柵極連接，并與Ml的漏極練級(jí)，M5的源極與第六電阻R6的一端連接，且M5的源極運(yùn)算放大器電路中PMOS管M23的柵極連接，M6的漏極與M2的漏極連接，源極與第七電阻R7的一端連接；所述PMOS管M3、M4的柵極連接，源極分別連接于第三電阻R3、第四電阻R4的一端，M3的漏極與NMOS管M7的漏極連接，M4的漏極與NMOS管M8的漏極連接，且M4的柵極和漏極連接，并與啟動(dòng)與偏置電路中NMOS管MlO的漏極連接；所述NMOS管M7、M8的柵極連接，M7的漏極與柵極連接，并與M3的漏極連接，M7的源極與第八電阻R8的一端連接，且與第一電容Cl的一端連接引出基準(zhǔn)電壓Vref，M8的漏極與M4的漏極連接，源極與第四PNP晶體管Q4的發(fā)射極連接。
8.根據(jù)權(quán)利要求6所述的一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)，其特征在于:所述帶隙基準(zhǔn)電壓源電路的第一電阻~第四電阻Rf R4的一端與參考電源VDDL連接，Rl的另一端與Ml的源極連接，R2的另一端與M2的源極連接，R3的另一端與M3的源極連接，R4的另一端與M4的源極連接；所述第六電阻R6的一端與M5的源極連接，另一端與第一 PNP晶體管Ql的發(fā)射極連接；所`述第七電阻R7的一端與M6的源極連接，另一端與第二PNP晶體管Q2的發(fā)射極連接；所述第八電阻R8的一端與M7的源極連接，另一端與第三PNP晶體管Q3的發(fā)射極連接；所述第一至第四PNP晶體管Qf Q4的集電極接地；所述Ql的發(fā)射極與R6的一端連接，基極與Q2的發(fā)射極連接；所述Q2的發(fā)射極與R7的一端連接，并與Ql的基極連接，基極與Q3的基極連接；所述Q 3的基極與Q2的基極連接，發(fā)射極與電阻R8的一端連接，并與Q4的基極連接；所述 Q4的基極與Q3的發(fā)射極連接，發(fā)射極與NMOS管M8的射極連接，且Q4的發(fā)射極與運(yùn)算放大器電路中PMOS管M24的柵極連接；所述第一電容Cl的一端與NMOS管M7的源極連接，另一端與Q2、Q3的柵極相連接，并接地；所述第一晶體管Ql和第二晶體管Q2為互相匹配的PNP晶體管，其發(fā)射極面積比為1:1 ;所述第三晶體管Q3和第四晶體管Q4為互相匹配的PNP晶體管，發(fā)射極面積比為1:1 ;所述第三和第四晶體管Q3、Q4的發(fā)射極面積為第一和第二晶體管Ql、Q2的發(fā)射極面積的8倍。
9.根據(jù)權(quán)利要求7所述的一種具有高增益高抑制比的帶隙基準(zhǔn)電壓源設(shè)計(jì)，其特征在于:所述帶隙基準(zhǔn)電壓源電路中所述cascode電流鏡I和cascode電流鏡II的電流比為2:4。
【文檔編號(hào)】G05F1/56GK103558890SQ201310426231
【公開日】2014年2月5日 申請(qǐng)日期:2013年9月18日 優(yōu)先權(quán)日:2013年9月18日
【發(fā)明者】劉海, 崔海娜, 潘洪帥, 牛曉聰, 程雪, 荊勝羽, 程德強(qiáng) 申請(qǐng)人:中國(guó)礦業(yè)大學(xué)