低電壓、高精度電流鏡電路的制作方法
【專利摘要】提供了用于低電壓、高精度的電流鏡電路的方法。在一個實例中，電流鏡電路包括輸入電路，輸入電路配置為接收輸入?yún)⒖茧娏?。輸入電路包括用于比較和使輸入?yún)⒖茧娏髋c輸出電流實質(zhì)上匹配的反饋信道。反饋信道未配置為用于使輸入電壓與輸出電壓匹配。輸入電路不包括具有運算放大器以比較輸入?yún)⒖茧娏髋c輸出電流的比較器。電流鏡電路還包括耦連到輸入電路的輸出電路。輸出電路配置為發(fā)送輸出電流到電路塊的一個或多個部件。
【專利說明】低電壓、高精度電流鏡電路
【技術(shù)領(lǐng)域】
[0001]本發(fā)明概括地說涉及的是集成電路，更具體地，涉及的是低電壓、高精度電流鏡電路設(shè)計。
【背景技術(shù)】
[0002]集成電路典型地包括基于帶隙電壓參考(bandgap voltage reference)進(jìn)行操作的部件(例如，緩沖區(qū)(buffers)、放大器、觸發(fā)器(flip-flop)等)。帶隙電壓參考是廣泛地用在集成電路中的與溫度無關(guān)的電壓參考電路。在給定的電路內(nèi)可以有數(shù)百的基于一個帶隙電壓參考進(jìn)行操作的部件，因為帶隙電路需要顯著的硅面積。典型地，每個部件通過長距離(例如，2_)接收所述帶隙電壓參考的信息。如果電壓用于通過長距離傳遞這樣的信息，很難確保以相同的地電位測量所述帶隙電壓并將所述帶隙電壓轉(zhuǎn)換成電流。進(jìn)一步，就硅面積而言，這樣的電壓到電流的轉(zhuǎn)換是昂貴的。如果電流用于傳遞所述信息，那么所述電流需要點到點的連接，從而需要許多電流連接通過長距離運行。就所述硅面積而言，這樣的連接也是昂貴的。
[0003]因此，本領(lǐng)域需要的是提供參考電流到集成電路內(nèi)的多個部件的更優(yōu)化的方法。
【發(fā)明內(nèi)容】

[0004]本方法的一個實施例(implementation)包括低電壓、高精度的電流鏡電路。所述電流鏡電路包括輸入電路，所述輸入電路配置為接收輸入?yún)⒖茧娏?，其中，所述輸入電路包括用于比較和使所述輸入?yún)⒖茧娏髋c輸出電流實質(zhì)上匹配的反饋信道(feedbackchannel)，且其中，所述反饋信道未配置為用于使輸入電壓與輸出電壓匹配，且其中，所述輸入電路不包括比較所述輸入?yún)⒖茧娏髋c所述輸出電流的具有運算放大器的比較器；和輸出電路，所述輸出電路耦連到所述輸入電路，其中所述輸出電路配置為發(fā)送所述輸出電流到電路塊的一個或多個部件。
[0005]有利地，所公開的方法消耗集成電路芯片上的較小量的面積。例如，所述反饋信道能夠使所述電流鏡較容易地穩(wěn)定(例如，容易地使輸入電流與輸出電流匹配，而不造成振蕩行為)，且這樣做成本低(例如，沒有大的部件，諸占據(jù)很多空間的或從金錢的角度上相當(dāng)昂貴的運算放大器)。
【專利附圖】

【附圖說明】
[0006]因此，可以詳細(xì)地理解本發(fā)明的上述特征，并且可以參考實施例得到對如上面所簡要概括的本發(fā)明更具體的描述，其中一些實施例在附圖中示出。然而，應(yīng)當(dāng)注意的是，附圖僅示出了本發(fā)明的典型的實施例，因此不應(yīng)被認(rèn)為是對其范圍的限制，本發(fā)明可以具有其它等效的實施例。
[0007]圖1是示出了配置為實現(xiàn)本發(fā)明的一個或多個方面的計算機(jī)系統(tǒng)的框圖。
[0008]圖2是常規(guī)的模擬/混合-信號物理層(PHY)集成電路的電路圖。[0009]圖3A是常規(guī)的模擬/混合-信號物理層(PHY)集成電路的電路圖。
[0010]圖3B是另一個常規(guī)的模擬/混合-信號物理層(PHY)集成電路的電路圖。
[0011]圖4是根據(jù)本發(fā)明的一個實施例的、模擬/混合信號物理(PHY)集成電路的電路圖。
【具體實施方式】
[0012]在下面的描述中，將闡述大量的具體細(xì)節(jié)以提供對本發(fā)明更透徹的理解。然而，本領(lǐng)域的技術(shù)人員應(yīng)該清楚，本發(fā)明可以在沒有一個或多個這些具體細(xì)節(jié)的情況下得以實施。在其它實例中，未描述公知特征以避免對本發(fā)明造成混淆。
[0013]系統(tǒng)概述
[0014]圖1為示出了配置為實現(xiàn)本發(fā)明的一個或多個方面的計算機(jī)系統(tǒng)100的框圖。計算機(jī)系統(tǒng)100包括中央處理單元(CPU) 102和包括設(shè)備驅(qū)動程序103的系統(tǒng)存儲器104。CPU102和系統(tǒng)存儲器104經(jīng)由可以包括存儲器橋105的互連路徑通信。存儲器橋105可以是例如北橋芯片，經(jīng)由總線或其它通信路徑106 (例如超傳輸(HyperTransport)鏈路)連接到輸入/輸出(I/O)橋107。I/O橋107，其可以是例如南橋芯片，從一個或多個用戶輸入設(shè)備108 (例如鍵盤、鼠標(biāo))接收用戶輸入并且經(jīng)由通信路徑106和存儲器橋105將該輸入轉(zhuǎn)發(fā)到 CPU102。
[0015]也如所示的，并行處理子系統(tǒng)112經(jīng)由總線或其它通信路徑113(例如外圍部件互連(PCI) Express、加速圖形端口(AGP)、和/或超傳輸鏈路等)耦連到存儲器橋105。在一個實施例中，并行處理子系統(tǒng)112是將像素傳遞到顯示設(shè)備110(例如常規(guī)的基于陰極射線管(CRT)和/或液晶顯示器的監(jiān)視器等)的圖形子系統(tǒng)。系統(tǒng)盤114也連接到I/O橋107。交換器116提供I/O橋107與諸如網(wǎng)絡(luò)適配器118以及各種插卡120和121的其它部件之間的連接。其它部件(未明確示出)，包括通用串行總線(USB)和/或其它端口連接、壓縮光盤(CD)驅(qū)動器、數(shù)字視頻光盤(DVD)驅(qū)動器、膠片錄制設(shè)備及類似部件，也可以連接到I/O橋107?；ミB圖1中的各種部件的各種通信路徑可以利用任何合適的協(xié)議實現(xiàn)，諸如PC1、PC1-Express.AGP (加速圖形端口)、超傳輸和/或任何其它總線或點到點通信協(xié)議，并且如本領(lǐng)域已知的，不同設(shè)備間的連接可使用不同協(xié)議。設(shè)備是硬件或硬件和軟件的組合。部件也可以是硬件或硬件和軟件的組合。
[0016]在一個實施例中，并行處理子系統(tǒng)112包含經(jīng)優(yōu)化用于圖形和視頻處理的電路，包括例如視頻輸出電路，并且構(gòu)成圖形處理單元(GPU)。在另一個實施例中，并行處理子系統(tǒng)112包含經(jīng)優(yōu)化用于通用處理的電路，同時保留底層(underlying)的計算架構(gòu)，本文將更詳細(xì)地進(jìn)行描述。在又一個實施例中，可以將并行處理子系統(tǒng)112與一個或多個其它系統(tǒng)元件進(jìn)行集成，諸如存儲器橋105、CPU102以及I/O橋107，以形成片上系統(tǒng)(SoC)。
[0017]應(yīng)該理解，本文所示系統(tǒng)是示例性的，并且變化和修改都是可能的。連接拓?fù)?，包括橋的?shù)目和布置、CPU102的數(shù)目以及并行處理子系統(tǒng)112的數(shù)目，可根據(jù)需要修改。例如，在一些實施例中，系統(tǒng)存儲器104直接連接到CPU102而不是通過橋，并且其它設(shè)備經(jīng)由存儲器橋105和CPU102與系統(tǒng)存儲器104通信。在其它替代性拓?fù)渲?，并行處理子系統(tǒng)112連接到I/O橋107或直接連接到CPU102，而不是連接到存儲器橋105。而在其它實施例中，I/O橋107和存儲器橋105可能被集成到單個芯片上。大型實施例可以包括兩個或更多個CPU102以及兩個或更多個并行處理系統(tǒng)112。本文所示的特定部件是可選的；例如，任何數(shù)目的插卡或外圍設(shè)備都可能得到支持。在一些實施例中，交換器116被去掉，網(wǎng)絡(luò)適配器118和插卡120、121直接連接到I/O橋107。
[0018]模擬/混合-信號物理層(PHY)電路概述
[0019]圖2是常規(guī)的模擬/混合-信號物理層集成電路200(PHY200)的框圖。PHY200包括耦連到電路塊205的帶隙電壓參考，電路塊205包括電路塊205(1)、電路塊205(2)、...、和電路塊205(N)，其中N≥ I。帶隙電壓參考包括運算跨導(dǎo)放大器(0TA)204。每個電路塊205包括類似附圖標(biāo)記的電流鏡電路208。例如，電路塊205 (I)包括電流鏡電路208 (I)等等。[0020]帶隙電壓參考202是與溫度無關(guān)的電壓參考電路。在標(biāo)準(zhǔn)的模擬/混合-信號PHY200中，典型地只有一個帶隙電壓參考202在所述集成電路上，以生成參考電壓206。限制到只有一個帶隙電壓參考202是由于帶隙電壓參考202在集成電路上占據(jù)較大的面積的事實。典型地，帶隙電壓參考202在面積上比電流鏡電路208大幾百倍。0TA204是其差分輸入電壓產(chǎn)生輸入?yún)⒖茧娏鞯姆糯笃鳌?TA204是電壓控制電流源(VCCS)。
[0021]相應(yīng)地，PHY200配置為將參考電壓206轉(zhuǎn)換成輸入?yún)⒖茧娏?，所述輸入?yún)⒖茧娏靼ㄝ斎雲(yún)⒖茧娏?10(1)、輸入?yún)⒖茧娏?10(2)、...、和輸入?yún)⒖茧娏?10 (N)，其中N≥I。然后所述輸入?yún)⒖茧娏鞣植荚陂L距離。每個輸入?yún)⒖茧娏鲗?yīng)于類似附圖標(biāo)記的電路塊205。例如，輸入?yún)⒖茧娏?10(1)對應(yīng)于電路塊205(1)等等。
[0022]這樣的電流分布的目的是避免在PHY200上具有大的OTA電路。在每個距離，所述集成電路配置為將參考電壓206轉(zhuǎn)換成用于目標(biāo)電路塊205的輸入?yún)⒖茧娏?10?；蛘?，為了允許圖1中示出的一點到多點的分布類型，集成電路可以配置為將參考電壓206轉(zhuǎn)換成另一種形式的電壓，諸如短路的晶體管的柵源(gate-source)電壓Vgs。然而，由于在長距離(例如，2mm)的片上變化，這種配置導(dǎo)致電流鏡208上的大量的不精確性。而且，即使分布帶隙電壓分布在所述長距離，且較大的OTA用于將所述帶隙電壓轉(zhuǎn)換成電流，所述方案仍具有不精確性，因為大多數(shù)情況下是地電位的基極電壓(base voltage)水平在遠(yuǎn)的目標(biāo)(destination)上可能是不同的，且這樣的不同導(dǎo)致所分布的解讀有誤的參考電壓。
[0023]在每個電路塊205接收輸入?yún)⒖茧娏髦螅瑸榱似?bias)塊部件(例如緩沖區(qū)、放大器、觸發(fā)器等)，每個電路塊205配置為復(fù)制所述輸入?yún)⒖茧娏饕栽偕啥鄠€距離的相同的輸入?yún)⒖茧娏?。然而，直接自帶隙電壓參?02發(fā)送N X m個參照電流是很麻煩的，因為在許多配置中N X m可能超過了 100。
[0024]如以上所闡明的，電流鏡電路(例如電流鏡電路208)在模擬/混合信號PHY (例如，PHY200)中是非常重要的，其中所述PHY使用許多電路塊(例如電路塊205)。然而，當(dāng)所述電源電壓非常低時，每個電流鏡電路都具有嚴(yán)重的缺點，如以下參照圖3A進(jìn)一步所闡明的。
[0025] 圖3A是常規(guī)的模擬/混合-信號物理層集成電路(PHY300A)的電路圖。PHY300A包括耦連到一個或多個電路塊的帶隙電壓參考302，所述電路塊包括電路塊305(1)。為了簡單起見，未顯示其它電路塊(例如電路塊305(2)至電路塊305(N))。所述電路塊的每一個都包括類似附圖標(biāo)記的電流鏡電路。例如，電路塊305(1)包括電流鏡電路308(1)等等。PMOS晶體管是P-型金屬氧化物半導(dǎo)體場效應(yīng)晶體管，且NMOS晶體管是η-型金屬氧化物半導(dǎo)體場效應(yīng)晶體管。
[0026]在圖3A的這個實例中，帶隙電壓參考302被提供到包括PMOS晶體管326(1)的OTA0 PMOS晶體管326 (I)具有漏極(drain)，所述漏極與NMOS晶體管322 (I)的漏極和NMOS晶體管324(1)的柵極(gate)共享節(jié)點。NMOS晶體管324(1)的漏極與PMOS晶體管334(1)的柵極和漏極、以及一個或多個級聯(lián)的PMOS晶體管336 (I)的柵極共享節(jié)點。PMOS晶體管334(1)的源極和PMOS晶體管336 (I)的每個源極在配置為以電源電壓Vdd進(jìn)行操作的電源(power supply)上共享節(jié)點。其它級聯(lián)的PMOS晶體管336 (I)的每個漏極稱連到電路塊305(1)的部件。NMOS晶體管324(1)的柵極與NMOS晶體管322 (I)的柵極共享節(jié)點。NMOS晶體管324(1)的源極和NMOS晶體管322 (I)的源極共享地線(ground)。
[0027]互補(bǔ)金屬氧化物半導(dǎo)體(CMOS)技術(shù)可以要求所述電源電壓Vdd降低到低電壓。在圖3A中，示出了為0.85V的低電壓。在另一個實例中，低電壓可以包括小于約2V的電壓，或針對特定的電路被認(rèn)為是低電壓的另外的電壓。再參照圖3A，部件的閾值電壓(例如圖3A中的一個部件)可以仍然在例如400mV至500mV的范圍中。所述閾值電壓是在所述晶體管的絕緣層(例如氧化物)和襯底(例如，主體)之間的接口上形成反轉(zhuǎn)層的柵電壓。所述反轉(zhuǎn)層的形成可讓電子流通過所述柵源接頭(junction)。
[0028]典型地通過使用其柵極和漏極被短路的二極管接法晶體管322 (I)來復(fù)制輸入?yún)⒖茧娏?10(1)。通過使用這個配置，再生的電流312(1)總是比輸入?yún)⒖茧娏?10(1)低，因為NMOS晶體管322(1)的漏源(drain-source) Vds在所述復(fù)制后總是下降。例如，NMOS晶體管322 (I)和NMOS晶體管324 (I)的每個柵源電壓是0.6V，但相對于0.2V的NMOS晶體管324(1)的漏源電壓Vds，NMOS晶體管322(1)的漏源電壓Vds是0.6V。這種電壓的不同可以導(dǎo)致例如發(fā)生嚴(yán)重信道長度調(diào)制的電流中的5到10%的減小。當(dāng)使用短的柵信道長度時，信道長度調(diào)制是在最近的亞微米CMOS技術(shù)中更加明顯的效應(yīng)，造成了晶體管的輸出阻抗大幅下降。當(dāng)充足的漏源(drain to source)電壓被提供時，預(yù)期晶體管表現(xiàn)為恒流源。然而，由于信道長度調(diào)制，這樣充足的漏極電壓不能保證恒定電流。例如，閾值電壓Vth=0.5V、柵源電壓Vgs=0.6V、漏源電壓Vds=0.25V vs.0.6V，可能導(dǎo)致大于10%的電流不匹配。進(jìn)一步，在電路塊305(1)的每一個部件中(例如，放大器、采樣器、多工器、混合器、壓控振蕩器、輸入/輸出設(shè)備等)，輸出電流314 (I)由二極管連接法NMOS接收，如圖3A中所顯示的，導(dǎo)致了所述輸出PMOS上的0.6V比0.25V的相同的Vds不匹配。結(jié)果，到在每個部件中使用輸出電流314 (I)時，輸出電流314 (I)可能低到輸入?yún)⒖茧娏?10 (I)的-20%。如以下參照圖3B所闡明的，常規(guī)的方案是使用級聯(lián)電流鏡。
[0029]圖3B是另一個常規(guī)的模擬/混合-信號物理層集成電路(PHY300B)的電路圖。圖3B與圖3A類似，但添加了 NMOS晶體管342 (I)和NMOS晶體管344 (I) oNM0S晶體管(342 (I)、322 (I)、344 (I)和324 (I))被排布在共源共柵(cascode)電流鏡中，這樣可以緩和所述復(fù)制的輸入?yún)⒖茧娏鞯臏p小?！肮苍垂矕拧币辉~是短語“級聯(lián)到陰極(cascade to cathode)”的縮寫形式。共源共柵電流鏡是堆棧兩對晶體管并用晶體管對中的一對來控制所述電流源的漏極電壓的常規(guī)技術(shù)。例如，在圖3B中，晶體管342(1)插在晶體管322(1)的柵極和漏極之間，而另一個晶體管344(1)插在晶體管324(1)的漏極和晶體管334(1)的漏極之間。所述兩個插入的共源共柵晶體管(342(1)和344 (I))具有控制322 (I)和324(1)的漏極電壓的共同的柵電壓。然而，很難操作具有大的漏源電壓的共源共柵部件。例如，在上部具有共源共柵設(shè)備的晶體管324(I)在所述漏極為0.25V，而這0.25V需要在324(1)和上部的所述級聯(lián)設(shè)備之間共享。在這樣的配置中，晶體管322(1)和晶體管324(1)的漏源電壓均被下推(pushed down)到線性區(qū)域(例如，“三極管模式”或“歐姆模式”)。(與圖3A進(jìn)行比較)。線性區(qū)域是操作模式，在所述操作模式中，所述柵源電壓大于所述閾值電壓，且其中所述漏源電壓小于所述柵源電壓和所述閾值電壓的差。在所述線性區(qū)域中，晶體管充當(dāng)電阻器，且電流隨所述漏極電壓變化很大，從而使所述晶體管不適合為電流源。人們可以替代地使用運算放大器(未示出)來精確地使兩個電流源的漏源電壓Vds匹配。然而，針對每個電流鏡都使用運算放大器是非常昂貴的，因為運算放大器消耗較大的面積，特別是具有穩(wěn)定反饋的補(bǔ)償電容的運算放大器。
[0030]因此，在不是過度昂貴的情況下，以下提供了在低電壓下操作并精確地反映(mirror )集成電路的參照電流的電路。
[0031]低電壓、高精度電流鏡電路
[0032]圖4是根據(jù)本發(fā)明的一個實施例的、模擬/混合信號物理集成電路(PHY400)的電路圖。PHY400包括耦連到一個或多個電路塊的帶隙電壓參考402，所述電路塊包括電路塊405(1)。為了簡單起見，未顯示其它電路塊(例如電路塊405(2)至電路塊405(N))。所述電路塊的每一個都包括類似附圖標(biāo)記的電流鏡電路。例如，電路塊405 (I)包括電流鏡電路408(1)等等。
[0033]在圖4的這個實例中，電流鏡電路408(1)包括耦連到輸出電路444(1)的輸入電路424(1)。輸入電路424(1)包括NMOS晶體管422(1)、NMOS晶體管424(1)和NMOS晶體管430⑴。帶隙電壓參考402耦連到PMOS晶體管426⑴。PMOS晶體管426⑴具有耦連到NMOS晶體管422(1)的漏極且具有NMOS晶體管424(1)的柵極的漏極(例如，輸入?yún)⒖茧娏?10⑴)。
[0034]輸出電路444 (I)包括PMOS晶體管434 (I)和級聯(lián)的PMOS晶體管436 (I)。NMOS晶體管424(1)的漏極稱連PMOS晶體管434(1)的棚極和漏極，且具有級聯(lián)的PMOS晶體管436(1)的柵極。PMOS晶體管434 (I)的源極和級聯(lián)的PMOS晶體管436 (I)的每個源極在配置為以電源電壓Vdd操作的電源上耦連。級聯(lián)的PMOS晶體管436 (I)的一個的漏極耦連到輸入電路424(1)的NMOS晶體管430(1)的漏極。其它級聯(lián)的PMOS晶體管436(1)的每個漏極耦連到電路塊405 (I)的部件。NMOS晶體管430 (I)的柵極耦連到具有NMOS晶體管422(1)的柵極的節(jié)點。NMOS晶體管430 (I)的源極、NMOS晶體管424 (I)的源極和NMOS晶體管422(1)的源極耦連到地線。
[0035]在圖4的PHY400中，所述晶體管被歸類為NMOS或PM0S。然而，所述方法并不受此限制。在替代性實例中，用本領(lǐng)域技術(shù)人員已知的合適的電路連接，歸類為NMOS的晶體管可以代替PMOS晶體管，而歸類為PMOS的晶體管可以由NMOS晶體管代替。
[0036]電流鏡電路408 (I)的目的是使輸出電流414 (I)與輸入?yún)⒖茧娏?10 (I)匹配(例如實質(zhì)上相等)。因此，電流鏡電路408 (I)配直為通過添加包括NMOS晶體管430 (I)的另一個電流鏡來對輸出電流414(I)與輸入?yún)⒖茧娏?10(1)進(jìn)行比較。通過將NMOS晶體管430(1)的柵極與NMOS晶體管422(1)的柵極，NMOS晶體管430(1)配置為提供反饋信道432⑴到輸入NMOS晶體管422⑴。
[0037]反饋信道432(1)自然地使所述輸入電路424(1)操作為在NMOS晶體管424(1)的柵極處僅具有一個高阻抗節(jié)點的高增益、跨阻抗(trans-1mpedance)放大器(例如，電流410(1)進(jìn)、Vgate出)。反饋信道432(1)的這樣的配置能夠使電流鏡電路408 (I)容易地穩(wěn)定具有輸出電流414 (I)的輸入?yún)⒖茧娏?10 (I)。例如，利用反饋信道432 (I),電流鏡電路408 (I)配置為以高精度和低電壓(例如，參考電壓406=Vdd=0.85V)使輸入?yún)⒖茧娏?10(1)與輸出電流414(1)匹配(例如，實質(zhì)上相等)。利用反饋信道432(1)，不管來自PMOS晶體管434(1)的漏極的電流412(1)是否等于輸入?yún)⒖茧娏?10(1)都沒關(guān)系。同樣地，利用反饋信道432(1)不管是否存在來自級聯(lián)PMOS晶體管436 (I)的柵極的電流泄漏都沒關(guān)系。
[0038]在PHY400的一個實施例模擬中，電流鏡電路408 (I)可以接收100 μ A的輸入?yún)⒖茧娏?10 (I)，然后進(jìn)行復(fù)制以生成100 μ A的輸出電流414 (I)。相反地，例如由于前述的低漏極電壓將晶體管推入線性區(qū)域，在實質(zhì)上相同的條件下，標(biāo)準(zhǔn)共源共柵部件(未示出)可以接受100 μ A的輸入?yún)⒖茧娏?，然后生?5 μ A的不匹配的輸出電流。盡管這種不匹配是確定性的，但所述電流鏡電路408(1)的精確度實質(zhì)上僅依賴于隨機(jī)設(shè)備的不匹配(例如，由于制造缺陷和/或容差(tolerance)局限性產(chǎn)生的不不匹配)，假設(shè)在晶體管之間不存在系統(tǒng)性偏移(offset)。
[0039]有利地，參照圖4所描述的解決方案是以上參照圖2和3所論述的問題的低成本解決方案。例如，圖4的配置能夠使所述電流鏡電路容易地穩(wěn)定化(例如，容易地使輸入電流與輸出電流匹配，而不會造成振蕩行為)，且這樣做成本低(例如，沒有大的部件，諸占據(jù)很多空間的附加的運算放大器)。
[0040]以上已參照特定實施例對本發(fā)明進(jìn)行了描述。然而，本領(lǐng)域普通技術(shù)人員應(yīng)當(dāng)理解的是，可對此做出各種修改和變化而不脫離如隨附權(quán)利要求書中所闡述的本發(fā)明的較寬精神和范圍。因此，前面的描述以及附圖應(yīng)被視為是例示性而非限制性的意義。
【權(quán)利要求】
1.一種電流鏡電路,包括 輸入電路，所述輸入電路配置為接收輸入?yún)⒖茧娏?，其中，所述輸入電路包括用于將所述輸入?yún)⒖茧娏髋c輸出電流比較并且使所述輸入?yún)⒖茧娏髋c所述輸出電流實質(zhì)上匹配的反饋信道，且其中，所述反饋信道未配置為用于使輸入電壓與輸出電壓匹配，且其中，所述輸入電路不包括具有運算放大器以比較所述輸入?yún)⒖茧娏髋c所述輸出電流的比較器；和 輸出電路，所述輸出電路耦連到所述輸入電路，其中所述輸出電路配置為發(fā)送所述輸出電流到電路塊的一個或多個部件。
2.如權(quán)利要求1所述的電流鏡電路，其中，輸入電路包括: 第一晶體管； 第二晶體管，所述第二晶體管具有耦連到所述第一晶體管的漏極的柵極，且其中，在所述第一晶體管的漏極接收所述輸入?yún)⒖茧娏?；? 第三晶體管，所述第三晶體管具有耦連到所述第一晶體管的柵極的柵極。
3.如權(quán)利要求2所述的電流鏡電路，其中，所述反饋信道包括第三晶體管的所述耦連到第一晶體管的柵極的柵極。
4.如權(quán)利要 求3所述的電流鏡電路，其中，所述第一晶體管、所述第二晶體管和所述第三晶體管均包括NMOS晶體管。
5.如權(quán)利要求3所述的電流鏡電路，其中，所述第一晶體管的源極、所述第二晶體管的源極和所述第三晶體管的源極耦連到地線。
6.如權(quán)利要求3所述的電流鏡電路，其中，所述輸出電路包括第四晶體管，所述第四晶體管的柵極和漏極都耦連到所述輸入電路的第二晶體管的漏極。
7.如權(quán)利要求3所述的電流鏡電路，其中，所述反饋信道將所述輸入電路配置為具有僅一個在所述第二晶體管的柵極上的高阻抗節(jié)點。
8.如權(quán)利要求1所述的電流鏡電路，其中，所述反饋信道將所述輸入電路配置為使所述輸入?yún)⒖茧娏髋c所述輸出電流匹配。
9.一種集成電路，包括: 帶隙電壓參考；和 至少一個電路塊，所述電路塊耦連到所述帶隙電壓參考，其中每個電路塊包括一個或多個電路塊部件和耦連到所述一個或多個電路塊部件的電流鏡電路，其中，每個電流鏡電路包括輸入電路和輸出電路，其中，每個輸入電路配置為接收輸入?yún)⒖茧娏?，且其中，每個輸入電路包括用于將所述輸入?yún)⒖茧娏髋c輸出電流比較并且使所述輸入?yún)⒖茧娏髋c輸出電流實質(zhì)上匹配的反饋信道，且其中，所述反饋信道未配置為用于使輸入電壓與輸出電壓匹配，且其中，所述輸入電路不包括具有運算放大器以比較所述輸入?yún)⒖茧娏髋c所述輸出電流的比較器，且其中，每個輸出電路耦連到所述輸入電路，且其中，每個輸出電路配置為發(fā)送所述輸出電流到所述電路塊的一個或多個部件。
10.一種計算設(shè)備，包括: 至少一種集成電路，所述集成電路包括帶隙電壓參考和耦連到所述帶隙電壓參考的至少一個電路塊，其中每個電路塊包括一個或多個電路塊部件和耦連到一個或多個電路塊部件的電流鏡電路，其中，每個電流鏡電路包括輸入電路和輸出電路，其中，每個輸入電路配置為接收輸入?yún)⒖茧娏鳎移渲?，每個輸入電路包括用于將所述輸入?yún)⒖茧娏髋c輸出電流比較并且使所述輸入?yún)⒖茧娏髋c輸出電流實質(zhì)上匹配的反饋信道，且其中，所述反饋信道未配置為用于使輸入電壓與輸出電壓匹配，且其中，所述輸入電路不包括具有運算放大器以比較所述輸入?yún)⒖茧娏髋c所述輸出電流的比較器，且其中，每個輸出電路耦連到所述輸入電路，且 其中每個輸出電路配置為發(fā)送所述輸出電流到所述電路塊的一個或多個部件。
【文檔編號】G05F1/56GK103984383SQ201310752256
【公開日】2014年8月13日 申請日期:2013年12月31日 優(yōu)先權(quán)日:2013年2月11日
【發(fā)明者】西芳典 申請人:輝達(dá)公司