基于native晶體管的高電源抑制帶隙基準源的制作方法
【專利摘要】基于native晶體管的高電源抑制帶隙基準源，屬于電源領域，本發(fā)明為解決傳統(tǒng)帶隙基準源的電源抑制問題比較嚴重；最低工作電壓比較高，無法有效降低的問題。本發(fā)明包括誤差放大器A、native?NMOS晶體管MNA1、PNP型三極管Q1、PNP型三極管Q2、電阻R1、電阻R2和電阻R3；MNA1漏極連接電源VDD，MNA1柵極連接A輸出端；MNA1源極同時連接電阻R2一端、電阻R3一端和帶隙基準源的輸出端VREF；電阻R2另一端同時連接A同相輸入端和Q1發(fā)射極，Q1基極和集電極同時連接GND；電阻R3另一端同時連接A反相輸入端和電阻R1一端，電阻R1另一端連接Q2發(fā)射極；Q2基極和集電極連接GND。
【專利說明】基于native晶體管的高電源抑制帶隙基準源
【技術領域】
[0001]本發(fā)明涉及一種具有高頻電源抑制的帶隙基準源，該基準源用native NMOS晶體管來提高其電源抑制。
【背景技術】
[0002]帶隙基準源(BGR)廣泛應用于模擬、數(shù)字和混合信號集成電路中，提供高精度、低溫度系數(shù)的參考電壓源，性能指標主要包括溫度系數(shù)、電源調(diào)整率、電源抑制和最低電源電壓等。其中電源抑制反映了基準源對電源干擾噪聲的抑制能力，已經(jīng)成為了評價帶隙基準源性能好壞的重要標準。
[0003]圖1和圖2給出了兩種常用的傳統(tǒng)帶隙基準源(BGR)電路結(jié)構。圖1中，運算放大器A和NMOS晶體管Ml形成了一個兩級放大器，可以確保節(jié)點VP和VN的電壓相等。因此，雙極晶體管Ql和Q2的發(fā)射極-基極電壓差Λ Veb可以表示為:
[0004]ΔVfm = Vr *Ini'/?)(I)
[0005]Λ Veb為雙極晶體管Ql和Q2的發(fā)射極-基極電壓差，其中:晶體管的熱電壓
【權利要求】
1.基于native晶體管的高電源抑制帶隙基準源，其特征在于，它包括誤差放大器A、native NMOS晶體管MNA1、PNP型三極管Ql、PNP型三極管Q2、電阻R1、電阻R2和電阻R3 ； Native NMOS晶體管Mnai的漏極連接電源VDD，Native NMOS晶體管Mnai的柵極連接誤差放大器A的輸出端VO ； Native NMOS晶體管Mnai的源極同時連接電阻R2的一端、電阻R3的一端和帶隙基準源的輸出端VREF ； 電阻R2的另一端同時連接誤差放大器A的同相輸入端和PNP型三極管Ql的發(fā)射極，PNP型三極管Ql的基極和集電極同時連接GND ； 電阻R3的另一端同時連接誤差放大器A的反相輸入端和電阻Rl的一端，電阻Rl的另一端連接PNP型三極管Q2的發(fā)射極；PNP型三極管Q2的基極和集電極連接GND。
2.基于native晶體管的高電源抑制帶隙基準源，其特征在于，它包括誤差放大器A、native NMOS 晶體管 Mna1、native NMOS 晶體管 Mna2、PNP 型三極管 Ql、PNP 型三極管 Q2、PNP型三極管Q3、電阻R1、電阻R2、電阻R3和電阻R4 ； Native NMOS晶體管Mnai的漏極和Native NMOS晶體管Mna2的漏極同時連接電源VDD ；Native NMOS晶體管Mnai的柵極和Native NMOS晶體管Mna2的柵極連接在一起，并連接誤差放大器A的輸出端VO ； Native NMOS晶體管Mnai的源極同時連接電阻R2的一端和電阻R3的一端； 電阻R2的另一端同時連接誤差放大器A的同相輸入端和PNP型三極管Ql的發(fā)射極，PNP型三極管Ql的基極和集電極同時連接GND ； 電阻R3的另一端同時連接誤差放大器A的反相輸入端和電阻Rl的一端，電阻Rl的另一端連接PNP型三極管Q2的發(fā)射極；PNP型三極管Q2的基極和集電極連接GND ； Native NMOS晶體管Mna2的源極同時連接電阻R4的一端和帶隙基準源的輸出端VREF ；電阻R4的另一端連接PNP型三極管Q3的發(fā)射極，PNP型三極管Q3的基極和集電極同時連接GND。
3.基于native晶體管的高電源抑制帶隙基準源，其特征在于，它包括誤差放大器A、native NMOS 晶體管 MNA1、native NMOS 晶體管 MNA2、native NMOS 晶體管 MNA3、native NMOS晶體管Mnm、PNP型三極管Ql、PNP型三極管Q2、PNP型三極管Q3、電阻R1、電阻R2、電阻R3和電阻R4 ； native NMOS晶體管Mna3的漏極和native NMOS晶體管Mna4的漏極同時連接電源VDD ；native NMOS晶體管Mna3的柵極和native NMOS晶體管Mna4的柵極連接在一起，并連接偏置電壓輸入端VB ； native NMOS晶體管Mna3的源極連接Native NMOS晶體管Mnai的漏極；native NMOS晶體管Mna4的源極連接Native NMOS晶體管Mna2的漏極； Native NMOS晶體管Mnm的柵極和Native NMOS晶體管Mna2的柵極連接在一起，并連接誤差放大器A的輸出端VO ； Native NMOS晶體管Mnai的源極同時連接電阻R2的一端和電阻R3的一端； 電阻R2的另一端同時連接誤差放大器A的同相輸入端和PNP型三極管Ql的發(fā)射極，PNP型三極管Ql的基極和集電極同時連接GND ； 電阻R3的另一端同時連接誤差放大器A的反相輸入端和電阻Rl的一端，電阻Rl的另一端連接PNP型三極管Q2的發(fā)射極；PNP型三極管Q2的基極和集電極連接GND ； Native NMOS晶體管Mn a2的源極同時連接電阻R4的一端和帶隙基準源的輸出端VREF ；電阻R4的另一端連接PNP型三極管Q3的發(fā)射極，PNP型三極管Q3的基極和集電極同時連接GND。
【文檔編號】G05F1/56GK103901936SQ201410169393
【公開日】2014年7月2日 申請日期:2014年4月25日 優(yōu)先權日:2014年4月25日
【發(fā)明者】李景虎, 黃果池, 張遠燚 申請人:福建一丁芯光通信科技有限公司