航空彈藥模擬與故障生成的系統(tǒng)的制作方法
【專利摘要】航空彈藥模擬與故障生成的系統(tǒng)，涉及電子設(shè)備測試領(lǐng)域。它是為了解決現(xiàn)有航空彈藥自動測試系統(tǒng)真實度差，穩(wěn)定性差的問題。本發(fā)明能夠模擬真實彈藥的全部電氣信號和通訊信號，可以代替真實彈藥完成對自動測試系統(tǒng)的調(diào)試和驗證；同時該設(shè)備具有故障模擬能力，可以在自動測試系統(tǒng)調(diào)試過程中，根據(jù)實際需要由主機動態(tài)配置各種故障狀態(tài)，以考核自動測試系統(tǒng)的故障分析處理能力；內(nèi)部控制電路部分與外部功能電路部分通過光電隔離技術(shù)，有效防止外部信號干擾內(nèi)部電路這正常工作，同時避免內(nèi)部控制電路被異常電壓或電流損壞，從而提高整個設(shè)備的穩(wěn)定性，同比提高了15％。本發(fā)明適用于電子設(shè)備測試領(lǐng)域。
【專利說明】航空彈藥模擬與故障生成的系統(tǒng)
【技術(shù)領(lǐng)域】
[0001 ] 本發(fā)明涉及電子設(shè)備測試領(lǐng)域。
【背景技術(shù)】
[0002]航空彈藥自動測試系統(tǒng)在調(diào)試和驗證階段，需要和真實設(shè)備對接。反復(fù)對真實彈藥進行測試，有可能損壞真彈，且真實彈藥產(chǎn)生各種故障狀態(tài)比較困難，因此調(diào)試成本高、驗證項目受限制。研制航彈模擬與故障生成設(shè)備可以有效解決這些問題。該設(shè)備能夠模擬真實彈藥的全部電氣信號和通訊信號，可以代替真實彈藥完成對自動測試系統(tǒng)的調(diào)試和驗證；同時該設(shè)備具有故障模擬能力，可以在自動測試系統(tǒng)調(diào)試過程中，根據(jù)實際需要由主機動態(tài)配置各種故障狀態(tài)，以考核自動測試系統(tǒng)的故障分析處理能力。

【發(fā)明內(nèi)容】

[0003]本發(fā)明是為了解決現(xiàn)有航空彈藥自動測試系統(tǒng)真實度差，穩(wěn)定性差的問題，從而提供了一種航空彈藥模擬與故障生成的系統(tǒng)。
[0004]航空彈藥模擬與故障生成的系統(tǒng)，它包括DSPUFPGA邏輯單元2、第一接口電路3、數(shù)字量輸入電路4、第三接口電路5、模擬量輸出電路6、電阻量輸出電路7、電源監(jiān)測電路8、信號測頻電路9、分離口 10、綜合測試口 11、電氣測試口 12、動力口 13和電源電路14;
[0005]DSPl的數(shù)據(jù)信號輸出或輸入端連接FPGA邏輯單元2的數(shù)據(jù)信號輸入或輸出端，所述FPGA邏輯單元2的第一邏輯端口通過第一接口電路3連接分離口 10的第一數(shù)據(jù)信號端，所述分離口 10的第二數(shù)據(jù)信號端連接數(shù)字量輸入電路4的數(shù)據(jù)信號輸入端，所述數(shù)字量輸入電路4的數(shù)據(jù)信號輸出端連接FPGA邏輯單元2的第二讀寫邏輯端口，分離口 10的第三電源信號端連接電源電路14的電源信號輸入端；
[0006]FPGA邏輯單元2的第三邏輯端口通過第三接口電路5連接綜合測試口 11的第一數(shù)據(jù)信號端，F(xiàn)PGA邏輯單元2的第四讀寫邏輯端口連接模擬量輸出電路6的第一數(shù)據(jù)信號輸出或輸入端，所述模擬量輸出電路6的第二數(shù)據(jù)信號輸出端分別連接綜合測試口 11的第二數(shù)據(jù)信號端和電氣測試口 12的第一數(shù)據(jù)信號端，電阻量輸出電路7的數(shù)據(jù)信號輸出端分別連接電氣測試口 12的第二數(shù)據(jù)信號端和動力口 13的第一數(shù)據(jù)信號端，動力口 13的第二數(shù)據(jù)信號端分別連接電源監(jiān)測電路8的數(shù)據(jù)信號輸入端和信號測頻電路9的數(shù)據(jù)信號輸入端，電源監(jiān)測電路8的數(shù)據(jù)信號輸出端連接FPGA邏輯單元2的第五讀寫邏輯端口，信號測頻電路9的數(shù)據(jù)信號輸出端連接FPGA邏輯單元2的第六讀寫邏輯端口。
[0007]本發(fā)明的有益效果是:本發(fā)明在外部電氣接口上和真實被測制導(dǎo)武器一致，主要對分離口、綜合口、動力口和電氣口的電信號進行模擬。分離口用于GJB289A電路通訊和數(shù)字量的輸入，綜合測試口用于RS422電路通訊和模擬量輸出，電氣測試口用于其余模擬量輸出和電阻量輸出，動力口用于電源監(jiān)測和轉(zhuǎn)速信號輸入。內(nèi)部控制電路部分與外部功能電路部分通過光電隔離技術(shù)，有效防止外部信號干擾內(nèi)部電路這正常工作，同時避免內(nèi)部控制電路被異常電壓或電流損壞，從而提高整個設(shè)備的穩(wěn)定性，同比提高了 15% ;能夠模擬真實彈藥的全部電氣信號和通訊信號，可以代替真實彈藥完成對自動測試系統(tǒng)的調(diào)試和驗證；同時該設(shè)備具有故障模擬能力，可以在自動測試系統(tǒng)調(diào)試過程中，根據(jù)實際需要由主機動態(tài)配置各種故障狀態(tài)，以考核自動測試系統(tǒng)的故障分析處理能力。
【專利附圖】

【附圖說明】
[0008]圖1為航空彈藥模擬與故障生成的系統(tǒng)的整體結(jié)構(gòu)圖；
[0009]圖2為DSPl工作流程圖；
[0010]圖3為航空彈藥模擬與故障生成的系統(tǒng)內(nèi)部電路板資源分布圖；
[0011]圖4為航空彈藥模擬與故障生成的系統(tǒng)前面板示意圖；
[0012]圖5為GJB289A通訊功能的FPGA邏輯單元內(nèi)部邏輯圖；
[0013]圖6為UART通訊協(xié)議FPGA邏輯單元內(nèi)部邏輯圖；
[0014]圖7為電源監(jiān)測電路的FPGA邏輯單元內(nèi)部電路圖；
[0015]圖8為模擬量輸出電路6的工作原理圖。
【具體實施方式】
[0016]【具體實施方式】一:下面結(jié)合圖1說明本實施方式，本實施方式所述的航空彈藥模擬與故障生成的系統(tǒng)，它包括DSP1、FPGA邏輯單元2、第一接口電路3、數(shù)字量輸入電路4、第三接口電路5、模擬量輸出電路6、電阻量輸出電路7、電源監(jiān)測電路8、信號測頻電路9、分離口 10、綜合測試口 11、電氣測試口 12、動力口 13和電源電路14;
[0017]DSPl的數(shù)據(jù)信號輸出或輸入端連接FPGA邏輯單元2的數(shù)據(jù)信號輸入或輸出端，所述FPGA邏輯單元2的第一邏輯端口通過第一接口電路3連接分離口 10的第一數(shù)據(jù)信號端，所述分離口 10的第二數(shù)據(jù)信號端連接數(shù)字量輸入電路4的數(shù)據(jù)信號輸入端，所述數(shù)字量輸入電路4的數(shù)據(jù)信號輸出端連接FPGA邏輯單元2的第二讀寫邏輯端口，分離口 10的第三電源信號端連接電源電路14的電源信號輸入端；
[0018]FPGA邏輯單元2的第三邏輯端口通過第三接口電路5連接綜合測試口 11的第一數(shù)據(jù)信號端，F(xiàn)PGA邏輯單元2的第四讀寫邏輯端口連接模擬量輸出電路6的第一數(shù)據(jù)信號輸出或輸入端，所述模擬量輸出電路6的第二數(shù)據(jù)信號輸出端分別連接綜合測試口 11的第二數(shù)據(jù)信號端和電氣測試口 12的第一數(shù)據(jù)信號端，電阻量輸出電路7的數(shù)據(jù)信號輸出端分別連接電氣測試口 12的第二數(shù)據(jù)信號端和動力口 13的第一數(shù)據(jù)信號端，動力口 13的第二數(shù)據(jù)信號端分別連接電源監(jiān)測電路8的數(shù)據(jù)信號輸入端和信號測頻電路9的數(shù)據(jù)信號輸入端，電源監(jiān)測電路8的數(shù)據(jù)信號輸出端連接FPGA邏輯單元2的第五讀寫邏輯端口，信號測頻電路9的數(shù)據(jù)信號輸出端連接FPGA邏輯單元2的第六讀寫邏輯端口。
[0019]【具體實施方式】二:本實施方式對【具體實施方式】一所述的航空彈藥模擬與故障生成的系統(tǒng)作進一步限定，本實施方式中，電源電路14的輸入電壓為28.5V。
[0020]【具體實施方式】三:本實施方式對【具體實施方式】一所述的航空彈藥模擬與故障生成的系統(tǒng)作進一步限定，本實施方式中，第一接口電路3采用GJB289A接口電路實現(xiàn)。
[0021]本實施方式中，GJB289A通信接口采用基于DSP和FPGA邏輯單元的實現(xiàn)方法，通信協(xié)議邏輯在FPGA邏輯單元內(nèi)部完成，在外部設(shè)計了基于H1-1573芯片的驅(qū)動電路來實現(xiàn)收發(fā)通道。如圖5所示，中間部分是在FPGA內(nèi)部設(shè)計的GJB289A邏輯模塊，變壓器耦合后的信號輸出端就是FPGA內(nèi)部設(shè)計的GJB289A邏輯模塊的信號輸出端，變壓器耦合后的信號端連接第一接口電路3的信號端；因為GJB289A是雙冗余的通訊設(shè)計，所以有兩路通道用于通信，當(dāng)其中一路出現(xiàn)通訊問題自動切換另一路通道，這樣可以提高通訊的穩(wěn)定性。H1-1573是雙通道的低功耗差分收發(fā)器，它將輸入的CMOS/TTL電平轉(zhuǎn)換為符合GJB289A標(biāo)準(zhǔn)的雙相曼徹斯特編碼，進而驅(qū)動總線上的隔離變壓器或者接收經(jīng)由隔離變壓器耦合進來的信號轉(zhuǎn)換成符合GJB289A標(biāo)準(zhǔn)的信號，主要對信號進行阻抗匹配、電平轉(zhuǎn)換和故障隔離。
[0022]GJB289A協(xié)議共分5層，從上到下依次為應(yīng)用層、驅(qū)動層、傳輸層、數(shù)據(jù)鏈路層和物理層。FPGA邏輯單元內(nèi)部邏輯實現(xiàn)其中的數(shù)據(jù)鏈路層和傳輸層的部分功能。FPGA邏輯單元內(nèi)部邏輯如圖5所示，按照所完成的功能，可以分為數(shù)據(jù)接收單元、數(shù)據(jù)發(fā)送單元、協(xié)議處理單元、時鐘及計數(shù)器、內(nèi)部寄存器控制和RAM等幾個部分。
[0023]對具體的邏輯功能進行簡單介紹:
[0024](I)數(shù)據(jù)接收單元
[0025]GJB289A接收單元可以工作在BC或者RT模式下，它的功能是將串行輸入的曼徹斯特II編碼轉(zhuǎn)換為單極性不歸零碼，完成數(shù)據(jù)的串/并行轉(zhuǎn)換，提取同步時鐘，完成同步頭和數(shù)據(jù)的檢出以及曼徹斯特碼型錯誤檢出，進行奇校驗以及位/字計數(shù)等功能。
[0026](2)數(shù)據(jù)發(fā)送單元
[0027]GJB289A發(fā)送單元可以工作在BC或者RT模式下，主要功能是將輸入的并行數(shù)據(jù)經(jīng)過并/串轉(zhuǎn)換，再轉(zhuǎn)換成曼徹斯特碼，然后生成同步頭，產(chǎn)生奇校驗，依次把數(shù)據(jù)發(fā)送出去。
[0028](3)協(xié)議處理器單元
[0029]此部分根據(jù)GJB289A總線通信的模式，分為RT協(xié)議處理器和BC協(xié)議處理器兩部分，他們都完成GJB289A協(xié)議中傳輸層的功能。
[0030]【具體實施方式】四:本實施方式對【具體實施方式】一所述的航空彈藥模擬與故障生成的系統(tǒng)作進一步限定，本實施方式中，第三接口電路5采用RS422接口電路實現(xiàn)。
[0031 ] 本實施方式中，如圖6所示，在FPGA外部經(jīng)過光電隔離后連接MAX485芯片，RS422是一種電氣特性，MAX485用于產(chǎn)生生成RS422的電氣特性，信號經(jīng)過MAX485芯片就變成了標(biāo)準(zhǔn)的RS422信號，通過電纜直接連接至外部。RS422接口電路包含4路RS422收發(fā)通道，采用DSP用來對收發(fā)功能進行控制，在FPGA邏輯單元內(nèi)部實現(xiàn)UART邏輯，RS422驅(qū)動芯片選擇MAX485芯片；FPGA邏輯單元生成的TTL電平信號經(jīng)過光電隔離后輸出至MAX485，經(jīng)過MAX485轉(zhuǎn)換成RS422電平的信號差分，通過串行數(shù)據(jù)端口與第三接口電路5的信號端連接，通過綜合測試口的電纜輸出到外部。UART邏輯包括讀寫控制單元、數(shù)據(jù)緩沖FIFO、波特率和控制字設(shè)置、中斷處理、并/串轉(zhuǎn)換等。
[0032]I發(fā)送通道由串并轉(zhuǎn)換和256K的發(fā)送FIFO組成。主要負(fù)責(zé)接收DSP數(shù)據(jù)線的并行數(shù)據(jù)，經(jīng)串并轉(zhuǎn)換為串行數(shù)據(jù)后，按照設(shè)定的波特率將其送到第三接口電路總線。
[0033]2接收通道與發(fā)送通道功能相反。
[0034]3讀寫控制子模塊主要負(fù)責(zé)產(chǎn)生讀寫兩個FIFO的相關(guān)信號、設(shè)置波特率和控制字、向中斷模塊發(fā)送錯誤信號。
[0035]4中斷模塊主要用于接收各子模塊傳遞的錯誤信息，綜合后產(chǎn)生對DSP的外部中斷，支持DSP讀取并判斷中斷源，最后進行處理。
[0036]如圖7所示，電源監(jiān)測電路8的信號輸出端通過多路電源輸入通道連接信號調(diào)理電路的信號輸入端，信號調(diào)理電路包括前端調(diào)理電路，開關(guān)選擇電路和運算放大電路，前端調(diào)理電路的信號輸入端為信號調(diào)理電路的信號輸入端，電源信號通過電纜進來后直接接入前端調(diào)理電路?？刂七壿嬐瑯邮窃贔PGA邏輯單元的內(nèi)部設(shè)計的模塊。輸入的電源是一個電壓值，監(jiān)測方法就是對電源進行采集，多路電源的輸入信號經(jīng)過前端電路的調(diào)理，利用模擬開關(guān)進行通道選擇，再經(jīng)過隔離運放處理后送入模數(shù)轉(zhuǎn)換器，DSP控制FPGA邏輯單元產(chǎn)生模數(shù)轉(zhuǎn)換器的工作時序來控制模數(shù)轉(zhuǎn)換器進行模數(shù)轉(zhuǎn)換，轉(zhuǎn)換后的結(jié)果先轉(zhuǎn)存到FPGA邏輯單元的緩存區(qū)中，DSP在需要的時候去讀取并進行處理。
[0037]為每一路通道都設(shè)計了獨立的衰減、低通濾波電路，這種設(shè)計能改善系統(tǒng)的性能。
[0038]如圖8所示，模擬量輸出電路可以根據(jù)需要輸出正常狀態(tài)和故障狀態(tài)的模擬電壓量，即可動態(tài)切換輸出52路28.5V/0V的電壓，I路15V/0V電壓，I路-15V/0V電壓，3路5V/0V電壓。通過上位機的配置可動態(tài)切換通道輸出需要的電壓。DSP接收到上位機的命令后，首先判斷是否需要生成故障，然后輸出相應(yīng)的正常狀態(tài)/故障狀態(tài)控制信號，F(xiàn)PGA邏輯單元邏輯解析DSP的信號控制功能電路輸出相應(yīng)狀態(tài)的模擬量，經(jīng)過光電隔離后將相應(yīng)狀態(tài)的模擬量傳遞給模擬量輸出電路。
[0039]轉(zhuǎn)速信號是幅值在O?IOV之間、頻率在O?2600Hz之間的正弦波電壓信號，轉(zhuǎn)速頻率測量功能采用波形轉(zhuǎn)換電路+FPGA的方法實現(xiàn)，通過在FPGA中計時來測量信號周期，從而計算得出信號的頻率。以DSP工作時鐘的周期為單位時間，DSP的時鐘信號為100MHz，周期為10ns。
[0040]頻率測試原理如下:
[0041]首先通過波形轉(zhuǎn)換電路將正弦波輸入轉(zhuǎn)化為相同頻率的方波，此方波經(jīng)過光電離后接入FPGA，在FPGA內(nèi)部設(shè)計分頻電路和計時邏輯計算得出正弦波的頻率，然后通過DSP將結(jié)果上傳給上位機。
[0042]【具體實施方式】五:下面結(jié)合圖2說明本實施方式，本實施方式對【具體實施方式】一所述的航空彈藥模擬與故障生成的系統(tǒng)作進一步限定，本實施方式中，所述DSPl內(nèi)的信號流程，具體包括以下步驟:
[0043]狀態(tài)設(shè)置命令接收步驟:用于接收上位機發(fā)出的數(shù)據(jù)信號獲得狀態(tài)設(shè)置命令；
[0044]狀態(tài)模式設(shè)置判斷步驟:用于通過狀態(tài)設(shè)置命令接收步驟獲得的狀態(tài)設(shè)置命令判斷是否模擬故障模式，判斷結(jié)果為是時，設(shè)置需要模擬故障的步驟的相應(yīng)故障標(biāo)志位后，執(zhí)行測試命令接收步驟；判斷結(jié)果為否時，執(zhí)行測試命令接收步驟；
[0045]測試命令接收步驟:用于接收并解析測試命令，準(zhǔn)備模擬相應(yīng)的航彈狀態(tài)；
[0046]故障標(biāo)志位判斷步驟:該步驟分為N個步驟，N為正整數(shù)，根據(jù)測試命令接收步驟得到測試命令模擬航彈狀態(tài)，先判斷執(zhí)行狀態(tài)模式設(shè)置判斷步驟是否生成了故障標(biāo)志位，判斷結(jié)果為是時，執(zhí)行故障步驟；判斷結(jié)果為否時，執(zhí)行正常步驟；
[0047]故障步驟:用于模擬航彈的故障通訊狀態(tài)，返回航彈故障狀態(tài)下的信號和數(shù)據(jù)，該步驟完成后執(zhí)行流程判斷步驟；
[0048]正常步驟:用于模擬航彈的正常通訊狀態(tài)，返回航彈正常狀態(tài)下的信號和數(shù)據(jù)，該步驟完成后執(zhí)行流程判斷步驟；
[0049]流程判斷步驟:用于判斷是否接收到結(jié)束測試命令，判斷結(jié)果為是時，結(jié)束測試流程；判斷結(jié)果為否時，執(zhí)行測試命令接收步驟。
【權(quán)利要求】
1.航空彈藥模擬與故障生成的系統(tǒng)，其特征在于:它包括DSP(I)、FPGA邏輯單元(2)、第一接口電路(3)、數(shù)字量輸入電路(4)、第三接口電路(5)、模擬量輸出電路(6)、電阻量輸出電路(7)、電源監(jiān)測電路(8)、信號測頻電路(9)、分離口(10)、綜合測試口(11)、電氣測試口(12)、動加 (13)和電源電路(14)； DSP(I)的數(shù)據(jù)信號輸出或輸入端連接FPGA邏輯單元(2)的數(shù)據(jù)信號輸入或輸出端，所述FPGA邏輯單元(2)的第一邏輯端口通過第一接口電路(3)連接分離口(10)的第一數(shù)據(jù)信號端，所述分離口(10)的第二數(shù)據(jù)信號端連接數(shù)字量輸入電路(4)的數(shù)據(jù)信號輸入端，所述數(shù)字量輸入電路⑷的數(shù)據(jù)信號輸出端連接FPGA邏輯單元⑵的第二讀寫邏輯端口，分離口(10)的第三電源信號端連接電源電路(14)的電源信號輸入端； FPGA邏輯單元(2)的第三邏輯端口通過第三接口電路(5)連接綜合測試口(11)的第一數(shù)據(jù)信號端，F(xiàn)PGA邏輯單元⑵的第四讀寫邏輯端口連接模擬量輸出電路(6)的第一數(shù)據(jù)信號輸出或輸入端，所述模擬量輸出電路出)的第二數(shù)據(jù)信號輸出端分別連接綜合測試口(11)的第二數(shù)據(jù)信號端和電氣測試口(12)的第一數(shù)據(jù)信號端，電阻量輸出電路(7)的數(shù)據(jù)信號輸出端分別連接電氣測試口(12)的第二數(shù)據(jù)信號端和動加(13)的第一數(shù)據(jù)信號端，動加(13)的第二數(shù)據(jù)信號端分別連接電源監(jiān)測電路(8)的數(shù)據(jù)信號輸入端和信號測頻電路(9)的數(shù)據(jù)信號輸入端，電源監(jiān)測電路(8)的數(shù)據(jù)信號輸出端連接FPGA邏輯單元(2)的第五讀寫邏輯端口， 信號測頻電路(9)的-數(shù)據(jù)信號輸出端連接FPGA邏輯單元(2)的第六讀寫邏輯端口。
2.根據(jù)權(quán)利要求1所述的航空彈藥模擬與故障生成的系統(tǒng)，其特征在于:電源電路(14)的電源電壓為28.5V。
3.根據(jù)權(quán)利要求1所述的航空彈藥模擬與故障生成的系統(tǒng)，其特征在于:第一接口電路(3)采用GJB289A接口電路實現(xiàn)。
4.根據(jù)權(quán)利要求1所述的航空彈藥模擬與故障生成的系統(tǒng)，其特征在于:第三接口電路(5)采用RS422接口電路實現(xiàn)。
5.根據(jù)權(quán)利要求1所述的航空彈藥模擬與故障生成的系統(tǒng)，其特征在于:所述DSP(I)內(nèi)的信號流程，具體包括以下步驟: 狀態(tài)設(shè)置命令接收步驟:用于接收上位機發(fā)出的數(shù)據(jù)信號獲得狀態(tài)設(shè)置命令； 狀態(tài)模式設(shè)置判斷步驟:用于通過狀態(tài)設(shè)置命令接收步驟獲得的狀態(tài)設(shè)置命令判斷是否模擬故障模式，判斷結(jié)果為是時，設(shè)置需要模擬故障的步驟的相應(yīng)故障標(biāo)志位后，執(zhí)行測試命令接收步驟；判斷結(jié)果為否時，執(zhí)行測試命令接收步驟； 測試命令接收步驟:用于接收并解析測試命令，準(zhǔn)備模擬相應(yīng)的航彈狀態(tài)； 故障標(biāo)志位判斷步驟:該步驟分為N個步驟，N為正整數(shù)，根據(jù)測試命令接收步驟得到測試命令模擬航彈狀態(tài)，先判斷執(zhí)行狀態(tài)模式設(shè)置判斷步驟是否生成了故障標(biāo)志位，判斷結(jié)果為是時，執(zhí)行故障步驟；判斷結(jié)果為否時，執(zhí)行正常步驟； 故障步驟:用于模擬航彈的故障通訊狀態(tài)，返回航彈故障狀態(tài)下的信號和數(shù)據(jù)，該步驟完成后執(zhí)行流程判斷步驟； 正常步驟:用于模擬航彈的正常通訊狀態(tài)，返回航彈正常狀態(tài)下的信號和數(shù)據(jù)，該步驟完成后執(zhí)行流程判斷步驟； 流程判斷步驟:用于判斷是否接收到結(jié)束測試命令，判斷結(jié)果為是時，結(jié)束測試流程；判斷結(jié)果 為否時，執(zhí)行測試命令接收步驟。
【文檔編號】G05B23/02GK103926846SQ201410169665
【公開日】2014年7月16日 申請日期:2014年4月25日 優(yōu)先權(quán)日:2014年4月25日
【發(fā)明者】許永輝, 鄒昕光, 韓超, 李世斌 申請人:哈爾濱工業(yè)大學(xué)