低失調(diào)帶隙基準源電路及低失調(diào)緩沖電路的制作方法
【專利摘要】本發(fā)明提供低失調(diào)帶隙基準源電路及低失調(diào)緩沖電路，其中，緩沖電路包括：運算放大器；連接于運算放大器的第二輸入端與接地端之間的基準電壓源，依次連接于運算放大器的輸出端與接地端之間的第二電阻和第一電阻；依次連接于運算放大器的第一輸入端與第二節(jié)點之間的第一電容和第一開關；連接于第一電容和第一開關之間的連接節(jié)點與第一節(jié)點之間的第二開關；連接于運算放大器的第一輸入端與第一節(jié)點之間的第三開關；依次連接于運算放大器輸出端與電壓輸出端之間的第四開關和第三電阻；連接于電壓輸出端與接地端之間的第二電容。與現(xiàn)有技術相比，本發(fā)明通過分時控制存儲電容的連接，以降低運算放大器的輸入失調(diào)電壓對輸出電壓的影響。
【專利說明】低失調(diào)帶隙基準源電路及低失調(diào)緩沖電路
【【技術領域】】
[0001]本發(fā)明涉及電路設計領域,特別涉及一種低失調(diào)帶隙基準(Bandgap Reference)源電路以及一種低失調(diào)緩沖(buffer)電路。
【【背景技術】】
[0002]其中，帶隙基準電壓源(又稱帶隙基準源)因其具有低溫度系數(shù)和高電源電壓抑制比而廣泛應用于模擬和集成電路中，其精度和穩(wěn)定性對整個系統(tǒng)的性能有著重要影響。
[0003]請參考圖1所示，其為現(xiàn)有技術中典型的帶隙基準源電路的電路示意圖。該帶隙基準源電路包括電阻R1、R2和R3,PNP (Positive-Negative-Positive)雙極型晶體管Ql和Q2，運算放大器Al以及基準電壓輸出端VREF，其中，雙極型晶體管Ql的發(fā)射極面積是雙極型晶體管Q2的發(fā)射極面積的N倍，VOS代表運算放大器Al的輸入失調(diào)電壓。運算放大器Al通常存在輸入失調(diào)電壓VOS的原因在于，在實際大批量生產(chǎn)中，由于運算放大器的內(nèi)部器件在加工過程中存在不一致的現(xiàn)象，導致實際不同芯片間運算放大器的正相輸入端與負相輸入端之間存在輸入偏差電壓，該輸入偏差電壓即為輸入失調(diào)電壓V0S，該輸入失調(diào)電壓VOS可以為正數(shù)，也可以為負數(shù)，隨機分布。
[0004]以下具體介紹圖1中的帶隙基準源電路的基本原理。
[0005]假設R2 = R3，通過反饋環(huán)路保持運算放大器Al兩個輸入端的結點電壓相等，使得流過雙極型晶體管Ql和Q2的電流相等。由于雙極型晶體管Ql的發(fā)射極面積是雙極型晶體管Q2的發(fā)射極面積的N倍，因此，在電阻Rl上會產(chǎn)生AVBE的電壓；又由于運算放大器Al存在輸入失調(diào)電壓V0S，因此，最終基準電壓輸出端VREF輸出的基準電壓為:
【權利要求】
1.一種帶隙基準源電路，其特征在于，其包括: 運算放大器(Al)； 依次串聯(lián)于運算放大器(Al)的輸出端與接地端(GND)之間的第三電阻(R3)、第一電阻(Rl)和第一雙極型晶體管(Ql)，依次串聯(lián)于所述運算放大器(Al)的輸出端與接地端(GND)之間的第二電阻(R2)和第二雙極型晶體管(Q2)，第一雙極晶體管(Ql)的基極與其集電極相連，第二雙極型晶體管(Q2)的基極與其集電極相連，第三電阻(R3)和第一電阻(Rl)之間的連接節(jié)點為第一節(jié)點(VN)，第二電阻(R2)和第二雙極型晶體管(Q2)之間的連接節(jié)點為第二節(jié)點(VP)； 依次連接于第二節(jié)點(VP)與運算放大器(Al)的第一輸入端之間的第二開關(K2)和第三開關(K3)，且運算放大器(Al)的第一輸入端與所述第一節(jié)點(VN)相連； 連接于第二節(jié)點(VP)與運算放 大器(Al)的第二輸入端之間的第一開關(Kl)； 連接于第二開關(K2)和第三開關(K3)之間的連接節(jié)點與運算放大器(Al)的第二輸入端之間的第一電容(Cl)； 依次連接于運算放大器(Al)輸出端與基準電壓輸出端(VREF)之間的第四開關(K4)和第四電阻(R4)； 連接于基準電壓輸出端(VREF)與接地端(GND)之間的第二電容(C2)。
2.一種帶隙基準源電路，其特征在于，其包括: 運算放大器(Al)； 依次串聯(lián)于運算放大器(Al)的輸出端與接地端(GND)之間的第三電阻(R3)、第一電阻(Rl)和第一雙極型晶體管(Ql)，依次串聯(lián)于所述運算放大器(Al)的輸出端與接地端(GND)之間的第二電阻(R2)和第二雙極型晶體管(Q2)，第一雙極晶體管(Ql)的基極與其集電極相連，第二雙極型晶體管(Q2)的基極與其集電極相連，第三電阻(R3)和第一電阻(Rl)之間的連接節(jié)點為第一節(jié)點(VN)，第二電阻(R2)和第二雙極型晶體管(Q2)之間的連接節(jié)點為第二節(jié)點(VP)； 依次連接于運算放大器(Al)的第一輸入端與第二節(jié)點(VP)之間的第一電容(Cl)和第一開關(Kl);連接于第一電容(Cl)和第一開關(Kl)之間的連接節(jié)點與第一節(jié)點(VN)之間的第二開關(K2)； 連接于運算放大器(Al)的第一輸入端與第一節(jié)點(VN)之間的第三開關(K3)； 依次連接于運算放大器(Al)輸出端與基準電壓輸出端(VREF)之間的第四開關(K4)和第四電阻(R4)； 連接于基準電壓輸出端(VREF)與接地端(GND)之間的第二電容(C2)。
3.根據(jù)權利要求1或者2所述的帶隙基準源電路，其特征在于， 第一開關(Kl)和第三開關(K3)的控制端都與第一時鐘信號(CLKA)相連，第二開關(K2)和第四開關(K4)的控制端都與第二時鐘信號(CLKB)相連， 當?shù)谝粫r鐘信號(CLKA)控制第一開關(Kl)和第三開關(K3)導通時，第二時鐘信號(CLKB)控制第二開關(K2)和第四開關(K4)關斷；當?shù)诙r鐘信號(CLKB)控制第二開關(K2)和第四開關(K4)導通時，第一時鐘信號(CLKA)控制第一開關(Kl)和第三開關(K3)關斷。
4.根據(jù)權利要求3所述的帶隙基準源電路，其特征在于，所述第一雙極型晶體管(Ql)和第二雙極型晶體管(Q2)都為PNP雙極型晶體管， 第一雙極型晶體管(Ql)的發(fā)射極與第一電阻(Rl)的一端相連，其集電極與接地端(GND)相連；第二雙極型晶體管(Q2)的發(fā)射極與所述第二電阻(R2)的一端相連，其集電極與接地端(GND)相連。
5.根據(jù)權利要求3所述的帶隙基準源電路，其特征在于，所述第一雙極型晶體管Ql和第二雙極型晶體管Q2都為NPN雙極型晶體管， 第一雙極型晶體管(Ql)的集電極與所述第一電阻(Rl)的一端相連，其發(fā)射極與接地端(GND)相連；第二雙極型晶體管(Q2)的集電極與所述第二電阻(R2)的一端相連，其發(fā)射極與接地端(GND)相連。
6.根據(jù)權利要求3所述的帶隙基準源電路，其特征在于，其還包括振蕩器，該振蕩器產(chǎn)生兩相不交疊的所述第一時鐘信號(CLKA)和所述第二時鐘信號(CLKB)， 所述第一輸入端為負相輸出端，所述第二輸入端為正相輸出端。
7.一種緩沖電路，其特征在于，其包括: 運算放大器(Al)； 連接于運算放 大器(Al)的第二輸入端與接地端(GND)之間的基準電壓源(VREF)，依次連接于運算放大器(Al)的輸出端與接地端(GND)之間的第二電阻(R2)和第一電阻(Rl)，其中，第一電阻(Rl)和第二電阻(R2)之間的連接節(jié)點為第一節(jié)點(VN)，基準電壓源(VREF)與運算放大器(Al)的第二輸入端相連的一端為第二節(jié)點(VP)； 依次連接于運算放大器(Al)的第一輸入端與第二節(jié)點(VP)之間的第一電容(Cl)和第一開關(Kl)； 連接于第一電容(Cl)和第一開關(Kl)之間的連接節(jié)點與第一節(jié)點(VN)之間的第二開關(K2)； 連接于運算放大器(Al)的第一輸入端與第一節(jié)點(VN)之間的第三開關(K3)； 依次連接于運算放大器(Al)輸出端與電壓輸出端(VOUT)之間的第四開關(K4)和第三電阻(R3)； 連接于電壓輸出端(VOUT)與接地端(GND)之間的第二電容(C2)。
8.一種緩沖電路，其特征在于，其包括: 運算放大器(Al)； 連接于運算放大器(Al)的第二輸入端與接地端(GND)之間的基準電壓源(VREF)，依次連接于運算放大器(Al)的輸出端與接地端之間的第二電阻(R2)和第一電阻(Rl)，其中，第一電阻(Rl)和第二電阻(R2)之間的連接節(jié)點為第一節(jié)點(VN)，基準電壓源(VREF)與運算放大器(Al)的第二輸入端相連的一端為第二節(jié)點(VP)； 依次連接于第二節(jié)點(VP)與運算放大器(Al)的第一輸入端之間的第二開關(K2)和第三開關(K3)，且運算放大器(Al)的第一輸入端與所述第一節(jié)點(VN)相連； 連接于第二節(jié)點(VP)與運算放大器(Al)的第二輸入端之間的第一開關(Kl);連接于第二開關(K2)和第三開關(K3)之間的連接節(jié)點與運算放大器(Al)的第二輸入端之間的第一電容(Cl)； 依次連接于運算放大器(Al)輸出端與電壓輸出端(VOUT)之間的第四開關(K4)和第三電阻(R3)；連接于電壓輸出端(VOUT)與接地端(GND)之間的第二電容(C2)。
9.根據(jù)權利要求7或者8所述的緩沖電路，其特征在于， 第一開關(Kl)和第三開關(K3)的控制端都與第一時鐘信號(CLKA)相連，第二開關(K2)和第四開關(K4)的控制端都與第二時鐘信號(CLKB)相連， 當?shù)谝粫r鐘信號(CLKA)控制第一開關(Kl)和第三開關(K3)導通時，第二時鐘信號(CLKB)控制第二開關(K2)和第四開關(K4)關斷；當?shù)诙r鐘信號(CLKB)控制第二開關(K2)和第四開關(K4)導通時，第一時鐘信號(CLKA)控制第一開關(Kl)和第三開關(K3)關斷。
10.根據(jù)權利要求9所述的緩沖電路，其特征在于，其還包括振蕩器，該振蕩器產(chǎn)生兩相不交疊的所述第一時鐘信號(CLKA)和所述第二時鐘信號(CLKB)， 所述第一輸入端為負相輸出端，所述第二輸入端為正相輸出端。
【文檔編號】G05F3/30GK104020815SQ201410265970
【公開日】2014年9月3日 申請日期:2014年6月13日 優(yōu)先權日:2014年6月13日
【發(fā)明者】田文博, 王釗 申請人:無錫中星微電子有限公司