一種基于fpga專用邏輯資源的tdc實(shí)現(xiàn)方法及其裝置制造方法
【專利摘要】一種基于FPGA專用邏輯資源的TDC實(shí)現(xiàn)方法及其裝置，涉及高能物理學(xué)研究、核醫(yī)學(xué)成像、遙感成像、激光或超聲波測(cè)距等【技術(shù)領(lǐng)域】，具體涉及物理信號(hào)事件發(fā)生時(shí)刻測(cè)量的實(shí)現(xiàn)方法。輸入的信號(hào)經(jīng)過(guò)FPGA的邏輯單元轉(zhuǎn)化為正負(fù)兩種邏輯信號(hào)，其中正邏輯信號(hào)直接由第一比特位串并轉(zhuǎn)換用基本邏輯單元輸入到后續(xù)處理基本邏輯單元；負(fù)邏輯信號(hào)輸入到，I/O延遲用基本邏輯單元，在I/O延遲自動(dòng)校準(zhǔn)用基本邏輯單元控制下，轉(zhuǎn)化的信號(hào)經(jīng)第二比特位串并轉(zhuǎn)換用基本邏輯單元輸入到后續(xù)處理基本邏輯單元，形成時(shí)間戳。本發(fā)明可以極大地提高在FPGA中實(shí)現(xiàn)TDC的設(shè)計(jì)效率。
【專利說(shuō)明】-種基于FPGA專用邏輯資源的TDC實(shí)現(xiàn)方法及其裝置

【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及高能物理學(xué)研究、核醫(yī)學(xué)成像、遙感成像、激光或超聲波測(cè)距等技術(shù)領(lǐng) 域，具體涉及物理信號(hào)事件發(fā)生時(shí)刻測(cè)量的實(shí)現(xiàn)方法。

【背景技術(shù)】
[0002] 高精度時(shí)間測(cè)量在高能粒子物理研究、定位與測(cè)距、航天遙感成像、核醫(yī)學(xué)成像乃 至物質(zhì)成分檢測(cè)等領(lǐng)域均有著廣泛的應(yīng)用。在日常生活中，時(shí)間的概念精確到毫秒就已經(jīng) 完全滿足需求。但對(duì)于上述需要高精度時(shí)間測(cè)量的領(lǐng)域，時(shí)間測(cè)量作為一種重要的測(cè)量參 數(shù)甚至是探測(cè)手段，其精度要求己經(jīng)達(dá)到亞納秒至皮秒量級(jí)。
[0003] 時(shí)間測(cè)量實(shí)現(xiàn)的主要途徑則是TDC(Time to Digital Conversion,時(shí)間-數(shù)字變 換器)技術(shù)。絕對(duì)的時(shí)間信息對(duì)實(shí)際測(cè)量系統(tǒng)而言一般沒(méi)有意義，TDC技術(shù)將一對(duì)物理事件 的發(fā)生時(shí)刻(如Y光子"飛行"一段路徑的起點(diǎn)時(shí)刻和終點(diǎn)時(shí)刻、光波或聲波的發(fā)射時(shí)刻與 反射接收時(shí)刻）的時(shí)間間隔量化為數(shù)字信號(hào)，用以準(zhǔn)確度量?jī)蓚€(gè)事件的發(fā)生時(shí)刻的時(shí)間間 隔。
[0004] TDC技術(shù)依靠電子學(xué)電路來(lái)實(shí)現(xiàn)，實(shí)現(xiàn)方式有模擬、數(shù)字和數(shù)?；旌系葞追N?；?模擬技術(shù)的TDC電路由于易受外界噪聲、溫度和電壓波動(dòng)的干擾，限制了其發(fā)展和大規(guī)模 應(yīng)用。因此，目前TDC技術(shù)的發(fā)展方向是以CMOS工藝數(shù)字電路為基礎(chǔ)的數(shù)字型高精度TDC。
[0005] 當(dāng)需要在實(shí)際系統(tǒng)中使用數(shù)字TDC電路時(shí)，有兩種基本的途徑：使用商品化的通 用ASIC芯片，或者利用FPGA (現(xiàn)場(chǎng)可編程門陣列）自己開(kāi)發(fā)定制。
[0006] 采用通用TDC芯片的優(yōu)勢(shì)是：作為工業(yè)化生產(chǎn)的ASIC產(chǎn)品，TDC芯片集成度高、 功能完善、產(chǎn)品質(zhì)量有保證、使用者不需要了解TDC的內(nèi)部實(shí)現(xiàn)細(xì)節(jié)。但另一方面，商品化 TDC芯片使用時(shí)存在如下問(wèn)題：.〗單片無(wú)法滿足同時(shí)需要多通道TDC (如8通道以上）的應(yīng) 用；1'控制接口復(fù)雜，需要配合FPGA邏輯才能實(shí)現(xiàn)芯片的配置和測(cè)量結(jié)果的讀出；甚非即 時(shí)型讀出，難以實(shí)現(xiàn)特殊事件的篩選或標(biāo)記(例如拋棄小于一定脈寬的脈沖）以上問(wèn)題 導(dǎo)致較高的綜合應(yīng)用成本。
[0007] 與之相比，利用FPGA定制開(kāi)發(fā)數(shù)字TDC可以有效解決上述問(wèn)題：能夠在單顆芯片 上同時(shí)完成時(shí)間測(cè)量、控制與讀出邏輯、測(cè)量結(jié)果的后續(xù)處理(如特殊事件的篩選)、遠(yuǎn)程數(shù) 據(jù)傳輸?shù)热抗δ堋Ｓ捎谕ㄓ每删幊踢壿嫷膽?yīng)用市場(chǎng)及芯片出貨量較之TDC大得多，因此 FPGA芯片具有極高的性價(jià)比。當(dāng)然，利用FPGA定制開(kāi)發(fā)數(shù)字TDC在實(shí)現(xiàn)中也存在一些問(wèn) 題，例如如何克服供電電壓和環(huán)境溫度波動(dòng)的影響，如何保證多通道TDC的工作一致性等。
[0008] 現(xiàn)有技術(shù)中以FPGA實(shí)現(xiàn)TDC主要有兩種方法：基于多相位時(shí)鐘采樣的方法和基于 FPGA內(nèi)部延遲鏈的方法。
[0009] 基于FPGA內(nèi)部延遲鏈結(jié)構(gòu)的TDC實(shí)現(xiàn)結(jié)構(gòu)復(fù)雜，但TDC可以達(dá)到數(shù)十皮秒的精 度。該實(shí)現(xiàn)方式需要將眾多FPGA內(nèi)部延遲單元串聯(lián)在一起構(gòu)成一個(gè)延遲鏈來(lái)使用。由于 該延遲鏈結(jié)構(gòu)很長(zhǎng)，需要跨越多個(gè)FPGA "邏輯分區(qū)"，因此不同分區(qū)的延遲單元之間的連接 線的延遲時(shí)間會(huì)因 FPGA布局布線結(jié)構(gòu)而各不相同；同時(shí)，延遲單元及延遲單元間連接線的 延遲時(shí)間會(huì)敏感地隨著FPGA供電電壓、環(huán)境溫度等因素的波動(dòng)而發(fā)生變化。上述問(wèn)題使得 在實(shí)現(xiàn)基于內(nèi)部延遲鏈結(jié)構(gòu)的TDC時(shí)，需要額外設(shè)計(jì)復(fù)雜的"校準(zhǔn)"結(jié)構(gòu)以減小鏈上延遲不 均勻所造成的微分非線性（DNL)、并補(bǔ)償TDC隨供電電壓和環(huán)境溫度帶來(lái)的敏感變化。
[0010] 額外的校準(zhǔn)結(jié)構(gòu)雖然帶給基于延遲鏈結(jié)構(gòu)的TDC以較高的測(cè)量精度，但同時(shí)導(dǎo)致 如下問(wèn)題：實(shí)現(xiàn)結(jié)構(gòu)復(fù)雜、消耗較多的FPGA資源、高功耗等。特別是當(dāng)需要實(shí)現(xiàn)多個(gè)TDC通 道時(shí)，該實(shí)現(xiàn)方式的校準(zhǔn)原理決定了對(duì)每一個(gè)TDC通道都需要獨(dú)立增加校正結(jié)構(gòu)。此外，由 于對(duì)延遲單元的延遲時(shí)間有一定的范圍限制，基于延遲鏈結(jié)構(gòu)的TDC在多種新一代高性能 FPGA上反而難以很好的實(shí)現(xiàn)。
[0011] 基于多相位時(shí)鐘米樣是另一種基于FPGA的TDC實(shí)現(xiàn)方法。與基于延遲鏈結(jié)構(gòu)的 TDC相比，該方法的實(shí)現(xiàn)結(jié)構(gòu)簡(jiǎn)單、FPGA資源占用低、具有較低的供電電壓和環(huán)境溫度敏感 性、且功耗較低。該方法的主要缺點(diǎn)首先是TDC精度受到FPGA最高工作時(shí)鐘頻率的限制； 另一個(gè)問(wèn)題是需要用手工布局布線的方式來(lái)嚴(yán)格約束關(guān)鍵結(jié)構(gòu)路徑，以使得各個(gè)相位的信 號(hào)傳輸延遲一致，從而減少微分非線性。
[0012] 由圖1的目前普遍采用的基于多相位時(shí)鐘采樣的TDC實(shí)現(xiàn)結(jié)構(gòu)示意圖可見(jiàn)：輸入 信號(hào)由四個(gè)由同源但相位各相差90度的時(shí)鐘驅(qū)動(dòng)的D觸發(fā)器采樣（即圖1中的多相位采 樣)。然后經(jīng)過(guò)時(shí)鐘域轉(zhuǎn)換電路，將不同時(shí)鐘域的信號(hào)統(tǒng)一到相位偏移為〇的時(shí)鐘域上，最 后經(jīng)過(guò)信號(hào)偵測(cè)和譯碼，將輸出1輸出2輸出3輸出4的輸出結(jié)果，翻譯為2位的時(shí)間戳。
[0013] 在圖1所示的結(jié)構(gòu)為單通道TDC電路的實(shí)現(xiàn)結(jié)構(gòu)。因此，對(duì)每一個(gè)TDC通道，設(shè)計(jì) 時(shí)需要分別對(duì)輸入緩沖器、多相位采樣寄存器、時(shí)鐘域變換寄存器等三種結(jié)構(gòu)，共計(jì)16個(gè) 寄存器單元及其間的所有連接線進(jìn)行關(guān)鍵路徑控制，亦即需要手工對(duì)上述每個(gè)邏輯單元和 連接走線等結(jié)構(gòu)進(jìn)行布局、布線的調(diào)整。該手動(dòng)調(diào)整過(guò)程繁冗、易出錯(cuò)、且可能需要多次迭 代優(yōu)化，特別是當(dāng)需要在單片F(xiàn)PGA中設(shè)計(jì)多個(gè)TDC通道時(shí)，這種方式設(shè)計(jì)效率低，且多個(gè) TDC通道的路徑延遲一致性難以保證。


【發(fā)明內(nèi)容】

[0014] 本發(fā)明提出的基于FPGA專用邏輯資源的TDC實(shí)現(xiàn)方法可以很好地解決以上現(xiàn)有 技術(shù)問(wèn)題，可以廣泛應(yīng)用于高能物理學(xué)研究、核醫(yī)學(xué)成像、遙感成像、激光或超聲波測(cè)距等 領(lǐng)域的信號(hào)事件發(fā)生時(shí)刻的測(cè)量。
[0015] 本發(fā)明基于FPGA專用邏輯資源的TDC實(shí)現(xiàn)方法是：輸入的信號(hào)經(jīng)過(guò)FPGA的邏輯 單元轉(zhuǎn)化為正負(fù)兩種邏輯信號(hào)，其中正邏輯信號(hào)直接由第一比特位串并轉(zhuǎn)換用基本邏輯單 元輸入到后續(xù)處理基本邏輯單元；負(fù)邏輯信號(hào)輸入到，I/O延遲用基本邏輯單元，在I/O延 遲自動(dòng)校準(zhǔn)用基本邏輯單元控制下，轉(zhuǎn)化的信號(hào)經(jīng)第二比特位串并轉(zhuǎn)換用基本邏輯單元輸 入到后續(xù)處理基本邏輯單元，形成時(shí)間戳。
[0016] 本發(fā)明可以極大地提高在FPGA中實(shí)現(xiàn)TDC的設(shè)計(jì)效率，所實(shí)現(xiàn)的TDC具有以下突 出優(yōu)點(diǎn)： 1、 構(gòu)造簡(jiǎn)單，F(xiàn)PGA邏輯資源占用少； 2、 無(wú)需手工布局布線，實(shí)現(xiàn)效率高； 3、 多相位時(shí)鐘采樣路徑的一致性好，有效提供TDC的微分非線性特性； 4、 測(cè)量精度高，以500MHz的工作頻率可以實(shí)現(xiàn)250皮秒的測(cè)量精度； 5、 可以單片F(xiàn)PGA高效實(shí)現(xiàn)數(shù)百個(gè)通道的測(cè)量性能一致性良好的TDC陣列。
[0017] 本發(fā)明以多相位時(shí)鐘采樣方法為基礎(chǔ)，利用FPGA內(nèi)部的一種專用邏輯單元替代 多相位時(shí)鐘采樣結(jié)構(gòu)中的關(guān)鍵路徑區(qū)域的功能，并采用多相位時(shí)鐘采樣結(jié)構(gòu)與FPGA 10專 用延遲單元相結(jié)合的新方法，可將現(xiàn)有的多相位時(shí)鐘采樣TDC的測(cè)時(shí)精度提高一倍。
[0018] 另外，本發(fā)明還提出實(shí)現(xiàn)權(quán)利要求1方法的TDC成像裝置。
[0019] 本發(fā)明包括第一比特位串并轉(zhuǎn)換用基本邏輯單元、第二比特位串并轉(zhuǎn)換用基本邏 輯單元、I/O延遲用基本邏輯單元、I/O延遲自動(dòng)校準(zhǔn)用基本邏輯單元和后續(xù)處理基本邏輯 單元；第一比特位串并轉(zhuǎn)換用基本邏輯單元和I/O延遲用基本邏輯單元分別連接在信號(hào)輸 入端上；第一比特位串并轉(zhuǎn)換用基本邏輯單元的輸出端連接在后續(xù)處理基本邏輯單元的一 個(gè)輸入端；I/O延遲用基本邏輯單元的輸出端連接在第二比特位串并轉(zhuǎn)換用基本邏輯單元 的輸入端，第二比特位串并轉(zhuǎn)換用基本邏輯單元的輸出端連接在后續(xù)處理基本邏輯單元的 另一個(gè)輸入端；I/O延遲自動(dòng)校準(zhǔn)用基本邏輯單元的輸出端連接在I/O延遲用基本邏輯單 元的控制端；后續(xù)處理基本邏輯單元設(shè)有時(shí)間戳輸出端。
[0020] 本發(fā)明結(jié)構(gòu)簡(jiǎn)單、合理，其特點(diǎn)是： 1.利用FPGA專用"基本邏輯單元"進(jìn)行替代。
[0021] 本發(fā)明利用了 FPGA內(nèi)部的一個(gè)基本邏輯單元來(lái)完整替代目前的多相位時(shí)鐘采樣 結(jié)構(gòu)中的關(guān)鍵路徑區(qū)域。該邏輯單元是一種FPGA專用邏輯資源，由FPGA生產(chǎn)廠家作為"基 本邏輯單元"提供給用戶。盡管該邏輯單元內(nèi)部也是由一組寄存器陣列所構(gòu)成，但作為一種 "基本邏輯單元"，該單元內(nèi)部寄存器陣列及其連接走線都是經(jīng)由FPGA生產(chǎn)廠家以最優(yōu)方式 "固化"在FPGA的Die (晶片）的固定位置上，因此無(wú)需用戶任何人工調(diào)整即可達(dá)到最佳的 時(shí)序性能。
[0022] FPGA生產(chǎn)廠家提供該基本邏輯單元的目的是用于實(shí)現(xiàn)串行高速數(shù)據(jù)通信中的比 特位串并轉(zhuǎn)換功能，但由于其與實(shí)現(xiàn)TDC所使用的多相位時(shí)鐘采樣有近似的結(jié)構(gòu)，因此通 過(guò)對(duì)該基本邏輯單元的正確配置即可替代目前的多相位時(shí)鐘采樣實(shí)現(xiàn)方式。
[0023] 使用這種替換方法可以極大地簡(jiǎn)化基于多相位時(shí)鐘采樣的TDC的設(shè)計(jì)過(guò)程、并大 量降低TDC的邏輯資源。同時(shí)，由于基本邏輯單元都是FPGA生產(chǎn)廠家根據(jù)自己的FPGA生 產(chǎn)工藝線進(jìn)行的最全面的優(yōu)化，因此通過(guò)這種方式實(shí)現(xiàn)的TDC卻具有較之手工布局布線更 好的微分非線性特性。
[0024] 2.多相位時(shí)鐘采樣與延遲單元向結(jié)合。
[0025] 由于多相位時(shí)鐘跨時(shí)域處理復(fù)雜性的限制，現(xiàn)有的多相位時(shí)鐘采樣結(jié)構(gòu)都是采用 4相位時(shí)鐘采樣結(jié)構(gòu)。因此，如果FPGA的最高工作時(shí)鐘頻率為500MHz，那么TDC的精度為 V(500MHzX4)，即 500 皮秒。
[0026] 本發(fā)明中將輸入信號(hào)同時(shí)扇出給兩個(gè)電路，上面部分的電路是使用"基本邏輯單 元"替代后的4相位時(shí)鐘采樣結(jié)構(gòu)，而下面部分的電路則是對(duì)輸入信號(hào)進(jìn)行一次1/8相位延 遲后再進(jìn)入一個(gè)4相位時(shí)鐘采樣結(jié)構(gòu)中。通過(guò)這種雙4相位時(shí)鐘采樣與延遲單元相結(jié)合的 方式，將兩個(gè)4相位時(shí)鐘采樣電路的結(jié)果進(jìn)行綜合處理，可以實(shí)現(xiàn)8相位采樣，即在相同的 工作時(shí)鐘頻率下可以將TDC的精度提高一倍。還以上述假設(shè)為例，對(duì)于最高工作時(shí)鐘頻率 為500MHz的FPGA，依本專利設(shè)計(jì)得到的TDC的精度為V(500MHzX8)，即250皮秒。
[0027] 與"基于FPGA內(nèi)部延遲鏈結(jié)構(gòu)的TDC"所使用的FPGA內(nèi)部延遲單元不同，本專利 設(shè)計(jì)中所采樣的延遲單元是一種緊鄰FPGA I/O管腳位置的"基本邏輯單元"。該基本邏輯 單元專門用于對(duì)外部輸入信號(hào)進(jìn)行可控延遲，其最大優(yōu)點(diǎn)是其可以借助于另外一個(gè)專用的 基本邏輯單元實(shí)現(xiàn)連續(xù)自動(dòng)校準(zhǔn)功能。因此，該延遲單元無(wú)需額外設(shè)計(jì)復(fù)雜的校準(zhǔn)電路即 可保持所設(shè)定的延遲時(shí)間恒定，不會(huì)隨工作電壓、環(huán)境溫度變化而波動(dòng)。
[0028] 據(jù)此，將這種延遲單元與多相位時(shí)鐘采樣結(jié)構(gòu)向結(jié)合，可以穩(wěn)定地實(shí)現(xiàn)2倍于傳 統(tǒng)4相位時(shí)鐘采樣結(jié)構(gòu)測(cè)時(shí)精度的新型TDC結(jié)構(gòu)。
[0029] 3.非常適于多通道TDC實(shí)現(xiàn)。
[0030] 在本發(fā)明所提出的TDC實(shí)施方案中，TDC結(jié)構(gòu)的所有關(guān)鍵路徑上均利用FPGA生產(chǎn) 廠商提供的"基本邏輯單元"來(lái)構(gòu)成，而基本邏輯單元的功能、性能一致性是FPGA生產(chǎn)廠家 需要確保的FPGA的最基本的特性。因此，本發(fā)明實(shí)施方案非常適于在單片F(xiàn)PGA中構(gòu)造多 通道TDC。由于該方案對(duì)FPGA的邏輯資源的占用非常低，一致性又非常好，可以快速的在單 片F(xiàn)PGA中實(shí)現(xiàn)具有一致測(cè)時(shí)特性的數(shù)十乃至數(shù)百個(gè)獨(dú)立的TDC通道。

【專利附圖】

【附圖說(shuō)明】
[0031] 圖1為現(xiàn)有技術(shù)的基于多相位時(shí)鐘采樣的TDC實(shí)現(xiàn)結(jié)構(gòu)示意圖。
[0032] 圖2為本發(fā)明的整體結(jié)構(gòu)示意圖。

【具體實(shí)施方式】
[0033] -、結(jié)構(gòu)特點(diǎn)： 本發(fā)明設(shè)有第一比特位串并轉(zhuǎn)換用基本邏輯單元1、第二比特位串并轉(zhuǎn)換用基本邏輯 單元2、I/O延遲用基本邏輯單元3、I/O延遲自動(dòng)校準(zhǔn)用基本邏輯單元4和后續(xù)處理基本邏 輯單元5。
[0034] 第一比特位串并轉(zhuǎn)換用基本邏輯單元1和I/O延遲用基本邏輯單元3分別連接在 信號(hào)輸入端6上。
[0035] 第一比特位串并轉(zhuǎn)換用基本邏輯單元1的輸出端直接連接在后續(xù)處理基本邏輯 單兀5的一個(gè)輸入端。
[0036] I/O延遲用基本邏輯單元3的輸出端連接在第二比特位串并轉(zhuǎn)換用基本邏輯單元 2的輸入端，第二比特位串并轉(zhuǎn)換用基本邏輯單元2的輸出端連接在后續(xù)處理基本邏輯單 元5的另一個(gè)輸入端。I/O延遲自動(dòng)校準(zhǔn)用基本邏輯單元4的輸出端連接在I/O延遲用基 本邏輯單元3的控制端。
[0037] 后續(xù)處理基本邏輯單元5設(shè)有時(shí)間戳輸出端。
[0038]二、方法： 輸入的信號(hào)經(jīng)過(guò)FPGA的邏輯單元轉(zhuǎn)化為正負(fù)兩種邏輯信號(hào)，其中正邏輯信號(hào)直接由 第一比特位串并轉(zhuǎn)換用基本邏輯單元1輸入到后續(xù)處理基本邏輯單元5 ;負(fù)邏輯信號(hào)輸入 到I/O延遲用基本邏輯單元3,在I/O延遲自動(dòng)校準(zhǔn)用基本邏輯單元4的控制下，轉(zhuǎn)化的信 號(hào)經(jīng)第二比特位串并轉(zhuǎn)換用基本邏輯單元2輸入到后續(xù)處理基本邏輯單元5,形成時(shí)間戳。
【權(quán)利要求】
1. 一種基于FPGA專用邏輯資源的TDC實(shí)現(xiàn)方法，其特征在于：輸入的信號(hào)經(jīng)過(guò)FPGA的 邏輯單元轉(zhuǎn)化為正負(fù)兩種邏輯信號(hào)，其中正邏輯信號(hào)直接由第一比特位串并轉(zhuǎn)換用基本邏 輯單元輸入到后續(xù)處理基本邏輯單元；負(fù)邏輯信號(hào)輸入到，I/O延遲用基本邏輯單元，在1/ 0延遲自動(dòng)校準(zhǔn)用基本邏輯單元控制下，轉(zhuǎn)化的信號(hào)經(jīng)第二比特位串并轉(zhuǎn)換用基本邏輯單 元輸入到后續(xù)處理基本邏輯單元，形成時(shí)間戳。
2. -種實(shí)現(xiàn)權(quán)利要求1方法的TDC成像裝置，其特征在于包括第一比特位串并轉(zhuǎn)換用 基本邏輯單元、第二比特位串并轉(zhuǎn)換用基本邏輯單元、I/O延遲用基本邏輯單元、I/O延遲 自動(dòng)校準(zhǔn)用基本邏輯單元和后續(xù)處理基本邏輯單元。
3. 根據(jù)權(quán)利要求2所述成像裝置，其特征在于第一比特位串并轉(zhuǎn)換用基本邏輯單元和 I/O延遲用基本邏輯單元分別連接在信號(hào)輸入端上；第一比特位串并轉(zhuǎn)換用基本邏輯單元 的輸出端連接在后續(xù)處理基本邏輯單元的一個(gè)輸入端；I/O延遲用基本邏輯單元的輸出端 連接在第二比特位串并轉(zhuǎn)換用基本邏輯單元的輸入端，第二比特位串并轉(zhuǎn)換用基本邏輯單 元的輸出端連接在后續(xù)處理基本邏輯單元的另一個(gè)輸入端；I/O延遲自動(dòng)校準(zhǔn)用基本邏輯 單元的輸出端連接在I/O延遲用基本邏輯單元的控制端；后續(xù)處理基本邏輯單元設(shè)有時(shí)間 戳輸出端。
【文檔編號(hào)】G05B19/042GK104298150SQ201410492580
【公開(kāi)日】2015年1月21日 申請(qǐng)日期:2014年9月24日 優(yōu)先權(quán)日:2014年9月24日
【發(fā)明者】王毅, 孫德暉 申請(qǐng)人:江蘇賽諾格蘭醫(yī)療科技有限公司