高壓級聯(lián)電流鏡電路的制作方法
【專利摘要】本發(fā)明提供一種電流鏡電路，其包括電流源、三個低壓晶體管和兩個高壓晶體管。所述電源源的第一連接端與第一電源端相連，其第二連接端與第三低壓晶體管的第一連接端相連。第三低壓晶體管的控制端與其第一連接端相連，其第二連接端與第一高壓晶體管的漏極以及第一低壓晶體管的柵極相連。第一高壓晶體管的源級與第一低壓晶體管的漏級相連，其柵極與第二高壓晶體管的柵極以及電流源的第二連接端相連。第一低壓晶體管的源級接第二電源端，其柵極與第二低壓晶體管的柵極相連。第二低壓晶體管的源級接第二電源端，其漏極與第二高壓晶體管的源級相連。這樣可以降低最低工作電源電壓，同時又能夠承受高壓，還具有較低的功耗以及較小的芯片面積。
【專利說明】局壓級聯(lián)電流鏡電路
【【技術領域】】
[0001 ] 本發(fā)明涉及電流鏡電路領域，特別涉及一種高壓級聯(lián)電流鏡電路。
【【背景技術】】
[0002]在一些高壓電路中，需要承受較高電壓，所以需要在低壓管上級聯(lián)高壓管才能耐受高壓。但由于高壓管的匹配性差，電流鏡的復制需要由低壓管來保證復制精度。
[0003]圖1描述了一種現(xiàn)有技術的高壓級聯(lián)電流鏡電路，其中包括高壓NM0S(N_channelMetal Oxide Semiconductor)晶體管 MNHV3、MNHV4 和低壓 NMOS 晶體管 MNl 和 MN2。通常，高壓NMOS晶體管采用高壓MOS工藝制作，其能夠耐受較高電壓，比如30V，低壓NMOS晶體管采用低壓MOS工藝制作，其近能夠耐受較低電壓，比如5V。低壓晶體管麗I和麗2可以保證較好的電流匹配精度，高壓晶體管MNHV3和MNHV4保證可以耐受高電壓。但其缺點是需要較高的電源電壓，即最低工作電源電壓偏高，不利用低壓工作。例如有些系統(tǒng)中電源變化范圍為1.8V?30V。而圖1中最低電源工作電壓為Vth_hv+Vth_lv+Vdsat，其中Vth_hv為MNHV3的閾值電壓，例如為1.6V，Vth_lv為麗I的閾值電壓，例如為0.8V，Vdsat為電流源Il的飽和電壓，例如為0.1V，在此例子中，最低電源電壓為1.6V+0.8V+0.1V = 2.5V。在需要更低電壓下工作的情形，則圖1不能滿足要求。
[0004]圖2描述了現(xiàn)有技術中高壓級聯(lián)電流鏡電路的另一種實現(xiàn)方式，其中包括高壓NMOS晶體管MNHV3、MNHV4和低壓NMOS晶體管MNl和MN2，MNHV3的漏極接電阻Rl，MNHV3的源極接MNl的漏極，MNl的源極接地，MNHV4的漏極接輸出10UT，MNHV4的源極接MN2的漏極，麗2的漏極接地。這種方式最低工作電壓為Vth_hv+2.(Vdsat)，其中Vth_hv為MNHV3的閾值電壓，一個Vdsat為電流源Il的飽和電壓，另一個Vdsat為麗I的漏源飽和電壓。以上述相同的例子，Vth_hv假設為1.6V，Vdsat為0.1V，則最低工作電壓為1.6V+2* (0.1)=1.8V。但圖2所需的電阻Rl可能消耗較大的芯片面積，特別對于低功耗設計，例如Il的電流值為10納安，Rl上的電壓將為(Vth_hv+Vdsat)-Vth_lv = 1.7V-0.8V = 0.9V。根據(jù)歐姆定律，Rl電阻值需設計為0.9V/10nA = 90兆歐姆，將占用非常大芯片面積。如果采用較小的電阻，則需增加Il的電流值，這樣不利于低功耗設計。
[0005]因此，有必要提出一種改進的高壓級聯(lián)電流鏡電路來克服上述問題。
【
【發(fā)明內(nèi)容】
】
[0006]本發(fā)明的目的在于提供一種改進的高壓級聯(lián)電流鏡電路，其能夠承受高壓，最低工作電源電壓較低。
[0007]為了解決上述問題，本發(fā)明提供一種電流鏡電路，其包括電流源、第一低壓晶體管、第二低壓晶體管、第三低壓晶體管、第一高壓晶體管和第二高壓晶體管。所述電源源的第一連接端與第一電源端相連，其第二連接端與第三低壓晶體管的第一連接端相連。第三低壓晶體管的控制端與其第一連接端相連，其第二連接端與第一高壓晶體管的漏極以及第一低壓晶體管的柵極相連。第一高壓晶體管的源級與第一低壓晶體管的漏級相連，其柵極與第二高壓晶體管的柵極以及電流源的第二連接端相連。第一低壓晶體管的源級接第二電源端，其柵極與第二低壓晶體管的柵極相連。第二低壓晶體管的源級接第二電源端，其漏極與第二高壓晶體管的源級相連。第二高壓晶體管的漏極作為該電流鏡電路的電流輸出端。
[0008]進一步的，第一低壓晶體管、第二低壓晶體管、第三低壓晶體管、第一高壓晶體管、第二高壓晶體管的襯體端都連接于第二電源端。
[0009]進一步的，所述電流鏡電路還包括有電阻，該電阻串聯(lián)在電流源的第二連接端和第三低壓晶體管的第一連接端之間。所述電阻的阻值R41= (Vth_hvl-Vth_lvl-Vgs_lv3+VdSatlvl)/I41，其中VthJwl為第一高壓晶體管的閾值電壓，Vth_lvl為第一低壓晶體管的閾值電壓，Vgs_lv3為第三低壓晶體管的閾值電壓，Vdsatlvl為第一低壓晶體管的漏源飽和電壓，141為電流源的電流值。
[0010]進一步的，Vth_hvl_Vth_lvl_Vgs_lv3 = O,其中Vth_hvl為第一高壓晶體管的閾值電壓，Vth_lvl為第一低壓晶體管的閾值電壓，Vgs_lv3為第三低壓晶體管的閾值電壓，Vdsatlvl為第一低壓晶體管的漏源飽和電壓。
[0011]進一步的，所述第三低壓晶體管為MOS晶體管，第三低壓晶體管的控制端為MOS晶體管的柵極，其第一連接端為MOS晶體管的漏極,其第二連接端為MOS晶體管的源級,第三低壓晶體管的襯體端連接于第二電源端。
[0012]進一步的，所述第三低壓晶體管為雙極型晶體管，第三低壓晶體管的控制端為雙極型晶體管的基極，其第一連接端為雙極型晶體管的發(fā)射極或集電極，其第二連接端為雙極型晶體管的集電極或發(fā)射極。
[0013]進一步的，第一低壓晶體管和第二低壓晶體管形成電流鏡，第一高壓晶體管和第二高壓晶體管的寬長比之比等于第一低壓晶體管和第二低壓晶體管的寬長比之比。
[0014]進一步的，第一低壓晶體管、第二低壓晶體管、第一高壓晶體管和第二高壓晶體管均為NMOS晶體管，所述第一電源端為輸入電源電壓端，所述第二電源端為接地端，電流源的第一連接端為其輸入端，電流源的第二連接端為其輸出端。
[0015]進一步的，第一低壓晶體管、第二低壓晶體管、第一高壓晶體管和第二高壓晶體管均為PMOS晶體管，所述第一電源端為接地端，所述第二電源端為輸入電源電壓端，電流源的第一連接端為其輸出端，電流源的第二連接端為其輸入端。
[0016]與現(xiàn)有技術相比，本發(fā)明中的高壓級聯(lián)電流鏡電路中采用晶體管串聯(lián)在高壓晶體管和電流源之間，這樣可以降低最低工作電源電壓，同時又能夠承受高壓，還具有較低的功耗以及較小的芯片面積。
【【專利附圖】

【附圖說明】】
[0017]為了更清楚地說明本發(fā)明實施例的技術方案，下面將對實施例描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的一些實施例，對于本領域普通技術人員來講，在不付出創(chuàng)造性勞動性的前提下，還可以根據(jù)這些附圖獲得其它的附圖。其中:
[0018]圖1描述了一種現(xiàn)有技術的高壓級聯(lián)電流鏡電路；
[0019]圖2描述了一種現(xiàn)有技術的高壓級聯(lián)電流鏡電路；
[0020]圖3為本發(fā)明中的高壓級聯(lián)電流鏡電路在第一個實施例中的電路圖；
[0021]圖4為本發(fā)明中的高壓級聯(lián)電流鏡電路在第二個實施例中的電路圖；
[0022]圖5為本發(fā)明中的高壓級聯(lián)電流鏡電路在第三個實施例中的電路圖；和
[0023]圖6為本發(fā)明中的高壓級聯(lián)電流鏡電路在第四個實施例中的電路圖。
【【具體實施方式】】
[0024]為使本發(fā)明的上述目的、特征和優(yōu)點能夠更加明顯易懂，下面結合附圖和【具體實施方式】對本發(fā)明作進一步詳細的說明。
[0025]此處所稱的“一個實施例”或“實施例”是指可包含于本發(fā)明至少一個實現(xiàn)方式中的特定特征、結構或特性。在本說明書中不同地方出現(xiàn)的“在一個實施例中”并非均指同一個實施例，也不是單獨的或選擇性的與其他實施例互相排斥的實施例。除非特別說明，本文中的連接、相連、相接的表示電性連接的詞均表示直接或間接電性相連。
[0026]圖3為本發(fā)明中的高壓級聯(lián)電流鏡電路300在第一個實施例中的電路圖。圖3所示的，所述高壓級聯(lián)電流鏡電路包括有電流源131、第一低壓NMOS晶體管麗31、第二低壓NMOS晶體管MN32、第三低壓NMOS晶體管MN33、第一高壓NMOS晶體管MNHV33、第二高壓NMOS晶體管MNHV34。高壓NMOS晶體管采用高壓MOS工藝制作，其能夠耐受較高電壓，比如30V，低壓NMOS晶體管采用低壓MOS工藝制作，其僅能夠耐受較低電壓，比如5V。
[0027]其中電源源131的一個連接端(或稱輸入端或正極)與輸入電源電壓端VIN相連，其另一個連接端(或稱輸出端或負極)與第三低壓NMOS晶體管MN33的漏極相連。第三低壓NMOS晶體管MN33的柵極與其漏極相連，其源級與第一高壓NMOS晶體管MNHV33的漏極相連，其源級還與第一低壓NMOS晶體管麗31的柵極相連。第一高壓NMOS晶體管MNHV33的源級與第一低壓NMOS晶體管麗31的漏級相連，其柵極與第二高壓NMOS晶體管MNHV34的柵極以及電源源131的輸出端相連。第一低壓NMOS晶體管麗31的源級接地，其柵極與第二低壓NMOS晶體管麗32的柵極相連。
[0028]第二低壓NMOS晶體管麗32的源級接地，其漏極與第二高壓NMOS晶體管MNHV34的源級相連。第二高壓NMOS晶體管MNHV34的漏極作為該電流鏡電路的電流輸出端10UT。第一低壓NMOS晶體管麗31、第二低壓NMOS晶體管麗32、第三低壓NMOS晶體管麗33、第一高壓NMOS晶體管MNHV33、第二高壓NMOS晶體管MNHV34的襯體端都接地。
[0029]與圖2中的高壓級聯(lián)電流鏡電路相比，圖3中的高壓級聯(lián)電流鏡電路用低壓NMOS晶體管麗33替代了電阻Rl。
[0030]如圖3所示，由于麗31的柵極與麗32的柵極連接在一起，MN31的源極和麗32的源極也連接在一起，所以麗31和麗32形成電流鏡，其電流呈復制關系，其電流比例等于其寬長比之比?？紤]MOS晶體管的溝長調(diào)制效應(channel length modulat1n effect),需要通過級聯(lián)方式調(diào)制其漏極電壓相等，才能保證高精度的電流復制。MNHV33和MNHV34由于兩者柵極連接在一起，二者為相同類型的器件，且其寬長比之比設計為與MN31和MN32的寬長比之比一致，所以其柵源電壓相等，這樣MNHV33和MNHV34將調(diào)整兩者的源極電壓相等，即麗31和麗32的漏極電壓相等。因此圖3構成了級聯(lián)電流鏡的要求。由于MNHV33和MNHV34為高壓器件，可以起到為麗31和麗32的漏極隔離高壓的作用。由于麗33的柵極與其漏極相連，所以麗33的漏源電壓差被其自身鉗位在接近其閾值電壓的電壓值，所以無需承受高壓。與圖2相比，本發(fā)明可以采用較小的麗33，所占用芯片面積很小。
[0031]圖3中的高壓級聯(lián)電流鏡電路的最低工作電壓同樣為Vth_hv+2.(Vdsat)，其中Vth_hv為MNHV33的閾值電壓，一個Vdsat為電流源131的飽和電壓，另一個Vdsat為麗31的漏源飽和電壓。舉例來說，假設Vth_hv為1.6V，Vdsat為0.1V，則最低工作電壓為1.6V+2*(0.1) = 1.8V。這樣同樣可以獲得較低的最低工作電壓。
[0032]在高壓級聯(lián)電流鏡電路300工作在最低工作電壓1.8V時，麗31的源級為0.1V，其柵極為0.8V，其柵源電壓差為其閾值電壓0.8V，MNHV33的漏源壓差為0.7。MNHV33的柵極為1.7V，其柵源電壓差為1.6V，等于其閾值電壓1.6V，麗33的柵源電壓差為0.9V。
[0033]圖4為本發(fā)明中的高壓級聯(lián)電流鏡電路400在第二個實施例中的電路圖。圖4所示的，所述高壓級聯(lián)電流鏡電路400包括有電流源141、第一低壓NMOS晶體管MN41、第二低壓NMOS晶體管MN42、第三低壓NMOS晶體管MN43、第一高壓NMOS晶體管MNHV43、第二高壓NMOS 晶體管 MNHV44。
[0034]與圖3相比，此實施例中的高壓級聯(lián)電流鏡電路400還包括設置于電流源141的輸出端和第三NMOS晶體管的漏極之間的電阻R42，其余結構及連接關系都相同。對于一些情況中，MNHV43的閾值電壓和MN41的飽和漏源電壓的和大于MN43的閾值電壓和MN41的閾值電壓的和時，根據(jù)需要可以采用電阻R41來分擔額外的電壓。舉例來說,例如MN41和MN43的閾值電壓都為0.8V，而MNHV3的閾值電壓為1.8V，需要采用電阻R42來消耗額外的電壓:(1.8V+0.1)-0.8V-0.8V = 0.3V。通過選擇合適的電阻值，可以實現(xiàn)最佳效果:R41 =0.3V/I41，其中R41是電阻R41的電阻值，141為電流源141的電流值。由于電阻的電阻值被大幅的降低，因此電阻R41加MN43的方式較圖2中單獨使用電阻的方式，所占用的芯片面積要小得多。
[0035]圖5為本發(fā)明中的高壓級聯(lián)電流鏡電路500在第三個實施例中的電路圖。圖5所示的，所述高壓級聯(lián)電流鏡電路500包括有電流源151、第一低壓NMOS晶體管MN51、第二低壓NMOS晶體管MN52、雙極型晶體管PNPl、第一高壓NMOS晶體管MNHV53、第二高壓NMOS晶體管 MNHV54。
[0036]與圖3相比，此實施例中的高壓級聯(lián)電流鏡電路500中用雙極型晶體管PNPl替換了第三低壓NMOS晶體管MN33，其余結構及連接關系都相同。其中雙極型晶體管PNPl的基極與集電極相連后與MNHV53的漏極以及麗51的柵極相連，其發(fā)射極與電流源151的輸出端以及MNHV53的柵極相連。
[0037]對于一些情況中，對于第一高壓NMOS晶體管的閾值電壓與第一低壓NMOS晶體管的漏源飽和電壓的和小于低壓NMOS晶體管的閾值電壓的兩倍時，可以采用圖5中實現(xiàn)方式。例如，麗51的閾值電壓為0.8V，MNHV53的閾值電壓為1.4V，而PNP的Vbe (基極發(fā)射極電壓)為0.7V。對圖5中的這種實現(xiàn)方式，也可以在PNPl的發(fā)射極和電流源151的輸出端之間串聯(lián)電阻，而MNHV53的柵極與電流源151的輸出端相連。另外雙極型晶體管PNPl也可以被替換成一個NPN型雙極型晶體管，此時其基極與集電極相連后與電流源151的輸出端以及MNHV53的柵極相連，其發(fā)射級與MNHV53的漏極以及麗51的柵極相連。
[0038]圖6為本發(fā)明中的高壓級聯(lián)電流鏡電路600在第四個實施例中的電路圖。如圖6所示的，所述高壓級聯(lián)電流鏡電路600包括電流源161、第一低壓PM0S(P-channel MetalOxide Semiconductor)晶體管MP1、第二低壓PMOS晶體管MP2、第三低壓PMOS晶體管MP3、第一高壓PMOS晶體管MPHV3、第二高壓PMOS晶體管MPHV4。
[0039]同樣的，高壓PMOS晶體管采用高壓MOS工藝制作，其能夠耐受較高電壓，比如30V，低壓PMOS晶體管采用低壓MOS工藝制作，其近能夠耐受較低電壓，比如5V。
[0040]其中電源源161的一個連接端(或稱輸出端或負極)接地，其另一個連接端(或稱輸入端或正極)與第三低壓PMOS晶體管MP3的漏極相連。第三低壓PMOS晶體管MP3的柵極與其漏極相連，其柵極還與第一高壓PMOS晶體管MPHV3的柵極相連，其源級與第一高壓PMOS晶體管MPHV3的漏極相連，其源級還與第一低壓PMOS晶體管MPl的柵極相連。第一高壓PMOS晶體管MPHV3的源級與第一低壓PMOS晶體管MPl的漏級相連，其柵極與第二高壓PMOS晶體管MPHV4的柵極相連。第一低壓PMOS晶體管MPl的源級接輸入電源電壓VIN，其柵極與第二低壓PMOS晶體管MP2的柵極相連。
[0041]第二低壓PMOS晶體管MP2的源級接地，其漏極與第二高壓PMOS晶體管MPHV4的源級相連。第二高壓PMOS晶體管MPHV4的漏極作為該電流鏡電路的電流輸出端10UT。第一低壓PMOS晶體管MP1、第二低壓PMOS晶體管MP2、第三低壓PMOS晶體管MP3、第一高壓PMOS晶體管MPHV3、第二高壓PMOS晶體管MPHV4的襯體端都接輸入電源電壓端VIN。
[0042]圖6中的高壓級聯(lián)電流鏡電路600與圖3中的高壓級聯(lián)電流鏡電路300的工作原理相同，這里不再贅述。
[0043]綜合圖3至圖6中的四個實施例以及上文中提到的高壓級聯(lián)電流鏡電路，本發(fā)明提供一種電流鏡電路，其包括電流源(圖3中的131，圖4中的141，圖5中的151或圖6中的161)、第一低壓晶體管(圖3-6中的麗31，MN41，麗51，MPl)、第二低壓晶體管(圖3-6中的 MN32, MN42, MN52 或 MP2)、第三低壓晶體管(圖 3-6 中的 MN33, MN43, PNPl 或 MP3)、第一高壓晶體管(圖3-6中的MNHV33，MNHV43，MNHV53或MPHV3)和第二高壓晶體管(圖3_6中的MNHV34，MNHV44，MNHV54或MPHV4)。所述電源源的第一連接端與第一電源端(圖3_5中的輸入電源電壓端VIN，或圖6中的接地端)相連，其第二連接端與第三低壓晶體管的第一連接端相連。第三低壓晶體管的控制端與其第一連接端相連，其第二連接端與第一高壓晶體管的漏極以及第一低壓晶體管的柵極相連。第一高壓晶體管的源級與第一低壓晶體管的漏級相連，其柵極與第二高壓晶體管的柵極以及電流源的第二連接端相連。第一低壓晶體管的源級接第二電源端(圖3-5中的接地端，或圖6中的輸入電源電壓端VIN)，其柵極與第二低壓晶體管的柵極相連。第二低壓晶體管的源級接第二電源端，其漏極與第二高壓晶體管的源級相連。第二高壓晶體管的漏極作為該電流鏡電路的電流輸出端。第一低壓晶體管、第二低壓晶體管、第三低壓晶體管、第一高壓晶體管、第二高壓晶體管的襯體端都連接于第二電源端。
[0044]在一個實施例中，所述電流鏡電路還包括有電阻R41，該電阻串聯(lián)在電流源的第二連接端和第三低壓晶體管的第一連接端之間，如圖4。在圖4的實施例中，所述電阻的阻值R41 = (Vth_hvl-Vth_lvl_Vgs_lv3+Vdsatlvl)/141,其中 Vth_hvl 為第一高壓晶體管的閾值電壓，Vth_lvl為第一低壓晶體管的閾值電壓，Vgs_lv3為第三低壓晶體管的閾值電壓，Vdsatlvl為第一低壓晶體管的漏源飽和電壓，141為電流源的電流值。
[0045]在一些實施例中，如圖3、圖5和圖6的示例中，該電阻串聯(lián)在電流源的第二連接端和第三低壓晶體管的第一連接端之間不設置電阻，此時可以設置Vth_hvl-Vth_lvl-VgS_lv3 = O,其中Vth_hvl為第一高壓晶體管的閾值電壓,Vth_lvl為第一低壓晶體管的閾值電壓，Vgs_lv3為第三低壓晶體管的閾值電壓，Vdsatlvl為第一低壓晶體管的漏源飽和電壓。
[0046]在一些實施例中，如圖3、圖4和圖6的示例中，所述第三低壓晶體管為MOS晶體管，第三低壓晶體管的控制端為MOS晶體管的柵極，其第一連接端為MOS晶體管的漏極，其第二連接端為MOS晶體管的源級。
[0047]在一些實施例中，如圖5的示例中，所述第三低壓晶體管為雙極型晶體管，第三低壓晶體管的控制端為雙極型晶體管的基極，其第一連接端為雙極型晶體管的發(fā)射極或集電極，其第二連接端為雙極型晶體管的集電極或發(fā)射極。
[0048]在一些實施例中，如圖3-5的示例中，第一低壓晶體管、第二低壓晶體管、第一高壓晶體管和第二高壓晶體管均為NMOS晶體管，所述第一電源端為輸入電源電壓端，所述第二電源端為接地端，電流源的第一連接端為其輸入端，電流源的第二連接端為其輸出端。
[0049]在一些實施例中，如圖6的示例中，第一低壓晶體管、第二低壓晶體管、第一高壓晶體管和第二高壓晶體管均為PMOS晶體管，所述第一電源端為接地端，所述第二電源端為輸入電源電壓端，電流源的第一連接端為其輸出端，電流源的第二連接端為其輸入端。
[0050]在本發(fā)明中，“連接”、“相連”、“連”、“接”等表示電性連接的詞語，如無特別說明，則表示直接或間接的電性連接。
[0051]需要指出的是，熟悉該領域的技術人員對本發(fā)明的【具體實施方式】所做的任何改動均不脫離本發(fā)明的權利要求書的范圍。相應地，本發(fā)明的權利要求的范圍也并不僅僅局限于前述【具體實施方式】。
【權利要求】
1.一種電流鏡電路，其特征在于，其包括電流源、第一低壓晶體管、第二低壓晶體管、第三低壓晶體管、第一高壓晶體管和第二高壓晶體管， 所述電源源的第一連接端與第一電源端相連，其第二連接端與第三低壓晶體管的第一連接端相連， 第三低壓晶體管的控制端與其第一連接端相連，其第二連接端與第一高壓晶體管的漏極以及第一低壓晶體管的柵極相連； 第一高壓晶體管的源級與第一低壓晶體管的漏級相連，其柵極與第二高壓晶體管的柵極以及電流源的第二連接端相連； 第一低壓晶體管的源級接第二電源端，其柵極與第二低壓晶體管的柵極相連； 第二低壓晶體管的源級接第二電源端，其漏極與第二高壓晶體管的源級相連； 第二高壓晶體管的漏極作為該電流鏡電路的電流輸出端。
2.根據(jù)權利要求1所述的電流鏡電路，其特征在于，第一低壓晶體管、第二低壓晶體管、第三低壓晶體管、第一高壓晶體管、第二高壓晶體管的襯體端都連接于第二電源端。
3.根據(jù)權利要求1所述的電流鏡電路，其特征在于，其還包括有電阻， 該電阻串聯(lián)在電流源的第二連接端和第三低壓晶體管的第一連接端之間。
4.根據(jù)權利要求3所述的電流鏡電路，其特征在于， 所述電阻的阻值 R41 = (Vth_hvl-Vth_lvl_Vgs_lv3+Vdsatlvl)/141,其中 Vth_hvl 為第一高壓晶體管的閾值電壓， Vth_lvl為第一低壓晶體管的閾值電壓，Vgs_lv3為第三低壓晶體管的閾值電壓，Vdsatlvl為第一低壓晶體管的漏源飽和電壓，141為電流源的電流值。
5.根據(jù)權利要求1所述的電流鏡電路，其特征在于， Vth_hvl-Vth_lvl-Vgs_lv3 = O,其中Vth_hvl為第一高壓晶體管的閾值電壓，Vth_lvl為第一低壓晶體管的閾值電壓，Vgs_lv3為第三低壓晶體管的閾值電壓，Vdsatlvl為第一低壓晶體管的漏源飽和電壓。
6.根據(jù)權利要求1所述的電流鏡電路，其特征在于， 所述第三低壓晶體管為MOS晶體管，第三低壓晶體管的控制端為MOS晶體管的柵極，其第一連接端為MOS晶體管的漏極，其第二連接端為MOS晶體管的源級，第三低壓晶體管的襯體端連接于第二電源端。
7.根據(jù)權利要求1所述的電流鏡電路，其特征在于，所述第三低壓晶體管為雙極型晶體管，第三低壓晶體管的控制端為雙極型晶體管的基極，其第一連接端為雙極型晶體管的發(fā)射極或集電極，其第二連接端為雙極型晶體管的集電極或發(fā)射極。
8.根據(jù)權利要求1所述的電流鏡電路，其特征在于，第一低壓晶體管和第二低壓晶體管形成電流鏡，第一高壓晶體管和第二高壓晶體管的寬長比之比等于第一低壓晶體管和第二低壓晶體管的寬長比之比。
9.根據(jù)權利要求1-8任一所述的電流鏡電路，其特征在于， 第一低壓晶體管、第二低壓晶體管、第一高壓晶體管和第二高壓晶體管均為NMOS晶體管， 所述第一電源端為輸入電源電壓端，所述第二電源端為接地端， 電流源的第一連接端為其輸入端，電流源的第二連接端為其輸出端。
10.根據(jù)權利要求1-8任一所述的電流鏡電路，其特征在于， 第一低壓晶體管、第二低壓晶體管、第一高壓晶體管和第二高壓晶體管均為PMOS晶體管， 所述第一電源端為接地端，所述第二電源端為輸入電源電壓端， 電流源的第一連接端為其輸出端，電流源的第二連接端為其輸入端。
【文檔編號】G05F3/26GK104391538SQ201410669112
【公開日】2015年3月4日 申請日期:2014年11月20日 優(yōu)先權日:2014年11月20日
【發(fā)明者】王釗 申請人:無錫中星微電子有限公司