一種基于并行總線的io擴(kuò)展結(jié)構(gòu)及控制器的制造方法
【專利摘要】本實(shí)用新型公開了一種基于并行總線的IO擴(kuò)展結(jié)構(gòu)及控制器，屬于控制【技術(shù)領(lǐng)域】，包括主控芯片1、擴(kuò)展存儲(chǔ)器2、總線緩沖器3和擴(kuò)展IO芯片4。主控芯片1上設(shè)有并行總線接口，擴(kuò)展存儲(chǔ)器2通過并行總線接口與主控芯片1相連。擴(kuò)展IO芯片4通過總線緩沖器3與主控芯片1的并行總線接口相連。本實(shí)用新型的技術(shù)方案通過復(fù)用并行總線來實(shí)現(xiàn)IO的擴(kuò)展，并未額外占用主控芯片的其他資源，具有讀寫速度更快、讀寫操作更為簡單、擴(kuò)展方式更為靈活、成本更低的優(yōu)點(diǎn)。
【專利說明】一種基于并行總線的1擴(kuò)展結(jié)構(gòu)及控制器

【技術(shù)領(lǐng)域】
[0001]本實(shí)用新型屬于控制【技術(shù)領(lǐng)域】，涉及一種控制器，尤其涉及一種基于并行總線的1擴(kuò)展結(jié)構(gòu)及控制器。

【背景技術(shù)】
[0002]在復(fù)雜的電氣系統(tǒng)中，對(duì)控制器的要求除了要具有快速的數(shù)字處理能力之外，同樣需要有足夠多的1資源。為了滿足更高精度的控制算法的需要，往往需要為主控芯片擴(kuò)展RAM(隨機(jī)存取存儲(chǔ)器)和FLASH(閃存)，因此占掉了很多的1資源，當(dāng)1資源無法滿足系統(tǒng)的需要時(shí)，則需要進(jìn)行外部的1擴(kuò)展。
[0003]目前1擴(kuò)展的方式一般為通過基于串行總線的擴(kuò)展芯片實(shí)現(xiàn)，其原理框圖如附圖1所示，這樣做的問題是:
[0004]1、基于串行總線的擴(kuò)展方式，需要額外占用SPI (同步串行外設(shè)接口)或者I2C(兩線式串行總線)等串行通訊資源；
[0005]2、通過SPI或者I2C等串行方式實(shí)現(xiàn)的1擴(kuò)展，對(duì)1的讀寫操作較為復(fù)雜；
[0006]3、串行方式限制了 1的讀寫速度。
實(shí)用新型內(nèi)容
[0007]有鑒于此，本實(shí)用新型通過復(fù)用并行總線來實(shí)現(xiàn)1的擴(kuò)展，并未額外占用主控芯片的其他資源，具有讀寫速度更快、讀寫操作更為簡單、擴(kuò)展方式更為靈活、成本更低的優(yōu)點(diǎn)。
[0008]為達(dá)到上述目的，具體技術(shù)方案如下:
[0009]一方面，提供一種基于并行總線的1擴(kuò)展結(jié)構(gòu)，適用于控制器的擴(kuò)展應(yīng)用，包括主控芯片、擴(kuò)展存儲(chǔ)器和擴(kuò)展1芯片，所述主控芯片上設(shè)有并行總線接口，所述擴(kuò)展存儲(chǔ)器通過所述并行總線接口與所述主控芯片相連，所述擴(kuò)展1芯片通過所述并行總線接口與所述主控芯片相連。
[0010]優(yōu)選的，還包括總線緩沖器，所述擴(kuò)展1芯片通過所述總線緩沖器與所述主控芯片的并行總線接口相連。
[0011]優(yōu)選的，所述主控芯片的并行總線接口包括數(shù)據(jù)總線、地址總線、控制總線。
[0012]優(yōu)選的，所述主控芯片通過地址線對(duì)所述擴(kuò)展1芯片進(jìn)行編碼。
[0013]優(yōu)選的，所述擴(kuò)展存儲(chǔ)器包括擴(kuò)展RAM和擴(kuò)展FLASH。
[0014]優(yōu)選的，所述主控芯片上還設(shè)有串行總線接口。
[0015]優(yōu)選的，所述串行總線接口包括SPI和I2C。
[0016]另一方面，提供一種控制器，包括如上所述的一種基于并行總線的1擴(kuò)展結(jié)構(gòu)。
[0017]相對(duì)于現(xiàn)有技術(shù)，本實(shí)用新型的技術(shù)方案的優(yōu)點(diǎn)有:
[0018]1、在需要擴(kuò)展FLASH或者RAM的控制器架構(gòu)中，通過復(fù)用并行總線來實(shí)現(xiàn)1的擴(kuò)展，并未額外占用主控芯片的其他資源；
[0019]2、并行擴(kuò)展方式的讀寫速度更快；
[0020]3、并行擴(kuò)展方式的讀寫操作更為簡單；
[0021]4、擴(kuò)展方式更為靈活，可擴(kuò)展通道數(shù)量由可擴(kuò)展存儲(chǔ)空間決定；
[0022]5、利用總線緩沖器的擴(kuò)展方式相比于利用1擴(kuò)展芯片的方式成本更低。

【專利附圖】

【附圖說明】
[0023]構(gòu)成本實(shí)用新型的一部分的附圖用來提供對(duì)本實(shí)用新型的進(jìn)一步理解，本實(shí)用新型的示意性實(shí)施例及其說明用于解釋本實(shí)用新型，并不構(gòu)成對(duì)本實(shí)用新型的不當(dāng)限定。在附圖中:
[0024]圖1是現(xiàn)有技術(shù)的結(jié)構(gòu)示意圖；
[0025]圖2是本實(shí)用新型實(shí)施例的結(jié)構(gòu)示意圖。
[0026]其中，I為主控芯片、2為擴(kuò)展存儲(chǔ)器、3為總線緩沖器、4為擴(kuò)展1芯片。

【具體實(shí)施方式】
[0027]下面將結(jié)合本實(shí)用新型實(shí)施例中的附圖，對(duì)本實(shí)用新型實(shí)施例中的技術(shù)方案進(jìn)行清楚、完整地描述，顯然，所描述的實(shí)施例僅僅是本實(shí)用新型一部分實(shí)施例，而不是全部的實(shí)施例?；诒緦?shí)用新型中的實(shí)施例，本領(lǐng)域普通技術(shù)人員在沒有作出創(chuàng)造性勞動(dòng)前提下所獲得的所有其他實(shí)施例，都屬于本實(shí)用新型保護(hù)的范圍。
[0028]需要說明的是，在不沖突的情況下，本實(shí)用新型中的實(shí)施例及實(shí)施例中的特征可以相互組合。
[0029]以下將結(jié)合附圖對(duì)本實(shí)用新型的實(shí)施例做具體闡釋。
[0030]如圖2中所示的本實(shí)用新型的實(shí)施例的一種基于并行總線的1擴(kuò)展結(jié)構(gòu)，適用于控制器的擴(kuò)展應(yīng)用，包括主控芯片1、擴(kuò)展存儲(chǔ)器2、總線緩沖器3和擴(kuò)展1芯片4。主控芯片I上設(shè)有并行總線接口，擴(kuò)展存儲(chǔ)器2通過并行總線接口與主控芯片I相連。擴(kuò)展1芯片4通過總線緩沖器3與主控芯片I的并行總線接口相連。
[0031]本實(shí)用新型的實(shí)施例通過復(fù)用并行總線來實(shí)現(xiàn)1的擴(kuò)展，并未額外占用主控芯片的其他資源，具有讀寫速度更快、讀寫操作更為簡單、擴(kuò)展方式更為靈活、成本更低的優(yōu)點(diǎn)。
[0032]如圖2中所示，在本實(shí)用新型的實(shí)施例中，通過在并行總線上外掛總線緩沖器的方式來實(shí)現(xiàn)1的擴(kuò)展，并利用地址線進(jìn)行編碼，則擴(kuò)展1的電平對(duì)應(yīng)指定地址段的特定位的高低狀態(tài)，對(duì)內(nèi)存空間上的讀寫操作則可實(shí)現(xiàn)對(duì)應(yīng)的擴(kuò)展數(shù)字信號(hào)的采集和改寫。
[0033]本實(shí)用新型的實(shí)施例中還包括一種控制器，設(shè)有如上述的一種基于并行總線的1擴(kuò)展結(jié)構(gòu)。由于上述一種基于并行總線的1擴(kuò)展結(jié)構(gòu)具有上述技術(shù)效果，因此，設(shè)有該一種基于并行總線的1擴(kuò)展結(jié)構(gòu)的控制器也應(yīng)具備相應(yīng)的技術(shù)效果，其具體實(shí)施過程與上述實(shí)施例類似，茲不贅述。
[0034]以上對(duì)本實(shí)用新型的具體實(shí)施例進(jìn)行了詳細(xì)描述，但其只是作為范例，本實(shí)用新型并不限制于以上描述的具體實(shí)施例。對(duì)于本領(lǐng)域技術(shù)人員而言，任何對(duì)本實(shí)用新型進(jìn)行的等同修改和替代也都在本實(shí)用新型的范疇之中。因此，在不脫離本實(shí)用新型的精神和范圍下所作的均等變換和修改，都應(yīng)涵蓋在本實(shí)用新型的范圍內(nèi)。
【權(quán)利要求】
1.一種基于并行總線的1擴(kuò)展結(jié)構(gòu)，適用于控制器的擴(kuò)展應(yīng)用，其特征在于，包括主控芯片(I)、擴(kuò)展存儲(chǔ)器(2)和擴(kuò)展1芯片(4)，所述主控芯片(I)上設(shè)有并行總線接口，所述擴(kuò)展存儲(chǔ)器(2)通過所述并行總線接口與所述主控芯片(I)相連，所述擴(kuò)展1芯片(4)通過所述并行總線接口與所述主控芯片(I)相連。
2.如權(quán)利要求1所述的基于并行總線的1擴(kuò)展結(jié)構(gòu)，其特征在于，還包括總線緩沖器(3)，所述擴(kuò)展1芯片(4)通過所述總線緩沖器(3)與所述主控芯片(I)的并行總線接口相連。
3.如權(quán)利要求2所述的基于并行總線的1擴(kuò)展結(jié)構(gòu)，其特征在于，所述主控芯片(I)的并行總線接口包括數(shù)據(jù)總線、地址總線、控制總線。
4.如權(quán)利要求3所述的基于并行總線的1擴(kuò)展結(jié)構(gòu)，其特征在于，所述主控芯片(I)通過地址線對(duì)所述擴(kuò)展1芯片(4)進(jìn)行編碼。
5.如權(quán)利要求4所述的基于并行總線的1擴(kuò)展結(jié)構(gòu)，其特征在于，所述擴(kuò)展存儲(chǔ)器(2)包括擴(kuò)展RAM和擴(kuò)展FLASH。
6.如權(quán)利要求5所述的基于并行總線的1擴(kuò)展結(jié)構(gòu)，其特征在于，所述主控芯片(I)上還設(shè)有串行總線接口。
7.如權(quán)利要求6所述的基于并行總線的1擴(kuò)展結(jié)構(gòu)，其特征在于，所述串行總線接口包括SPI和I2C。
8.—種控制器，其特征在于，包括如權(quán)利要求1至7任一項(xiàng)所述的基于并行總線的1擴(kuò)展結(jié)構(gòu)。
【文檔編號(hào)】G05B19/042GK204009440SQ201420318464
【公開日】2014年12月10日 申請(qǐng)日期:2014年6月13日 優(yōu)先權(quán)日:2014年6月13日
【發(fā)明者】田慶濤, 高豐城, 王德彬 申請(qǐng)人:昆山三一數(shù)字科技有限公司