本發(fā)明屬于電源管理技術(shù)領(lǐng)域，具體的說(shuō)涉及一種自偏置高電源抑制比基準(zhǔn)電路。

背景技術(shù)：
在模擬集成電路或混合信號(hào)設(shè)計(jì)領(lǐng)域，基準(zhǔn)電壓源是非常重要且常用的模塊，應(yīng)用在模擬與數(shù)字轉(zhuǎn)換器、功率轉(zhuǎn)換器、功率放大器等電路中，它的作用是為系統(tǒng)提供一個(gè)不隨溫度及供電電壓變化的電壓基準(zhǔn)。傳統(tǒng)的基準(zhǔn)電壓源通常依靠帶隙基準(zhǔn)電路產(chǎn)生，如圖1所示，其包括誤差放大器A1，PMOS管M1、M2和M3構(gòu)成的鏡像電流源，電阻R1、R2以及PNP管T1、T2、T3。則根據(jù)雙極型晶體管的電壓電流特性得到基準(zhǔn)輸出電壓VREF其中VEBQ3是雙極型晶體管T3的發(fā)射極與基極電壓差；K是波爾茲曼常數(shù)，q是單位電荷的電量，T是溫度。傳統(tǒng)帶隙基準(zhǔn)電路需要額外的偏置電路產(chǎn)生供以內(nèi)部電路使用的偏置電流，同時(shí)為增強(qiáng)其電源抑制比通常還需要加入額外的增強(qiáng)電路，這將導(dǎo)致電路的復(fù)雜性增加以及額外的功耗引入，與可持續(xù)化設(shè)計(jì)相違背；另一方面，在傳統(tǒng)帶運(yùn)放帶隙基準(zhǔn)產(chǎn)生電路中，運(yùn)放單元的失調(diào)對(duì)電路整體的性能影響較大，限制了其高精度的應(yīng)用。

技術(shù)實(shí)現(xiàn)要素：
本發(fā)明的目的，是為了解決現(xiàn)有的帶隙基準(zhǔn)的需要額外加入偏置電路以及電源抑制比(PowerSupplyRejectionRatio,PSRR)增強(qiáng)電路而導(dǎo)致的電路復(fù)雜化以及功耗增大的問(wèn)題，提出了一種自偏置高電源抑制比基準(zhǔn)電路。本發(fā)明的技術(shù)方案為：一種自偏置高電源抑制比基準(zhǔn)電路,包括啟動(dòng)電路、電流放大器、調(diào)整運(yùn)放和帶隙基準(zhǔn)核；所述啟動(dòng)電路包括第二NMOS管MN2、第三NMOS管MN3、第四NMOS管MN4、第五NMOS管MN5、第八NMOS管MN8、啟動(dòng)PMOS管和反相器INV；反相器INV的輸入端接使能控制信號(hào)，其輸出端接啟動(dòng)PMOS管的柵極；啟動(dòng)PMOS管的源極接電源；第八NMOS管MN8的漏極接啟動(dòng)PMOS管的漏極，第八NMOS管MN8的柵極接基準(zhǔn)電壓；第三NMOS管MN3的漏極接第八NMOS管MN8的源極，第三NMOS管MN3的柵極和漏極互連，第三NMOS管MN3的源極接地；第二NMOS管MN2的漏極接啟動(dòng)PMOS管的漏極，第二NMOS管MN2的柵極和漏極互連；第四NMOS管MN4的漏極接第二NMOS管MN2的源極，第四NMOS管MN4的柵極和漏極互連，第四NMOS管MN4的源極接地；第五NMOS管MN5的柵極接第二NMOS管MN2的源極，第五NMOS管MN5的源極接地；所述電流放大器包括第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3、第四PMOS管MP4、第五PMOS管MP5、第六NMOS管MN6、第七NMOS管MN7和第九NMOS管MN9；其中，第一PMOS管MP1的源極接電源，其柵極接使能信號(hào)；第二PMOS管MP2的源極接電源，其柵極和漏極互連；第四PMOS管MP4的源極接第二PMOS管MP2的漏極，第四PMOS管MP4的柵極接第一PMOS管MP1的漏極，第四PMOS管MP4的柵極和漏極互連；第五NMOS管MN5的漏極接第四PMOS管MP4的漏極；第九NMOS管MN9的漏極接第四PMOS管MP4的漏極，第九NMOS管MN9的柵極接基準(zhǔn)電壓；第六NMOS管MN6的漏接接第九NMOS管MN9的源極，第六NMOS管MN6的源極接地；第七NMOS管MN7的柵極和漏極互連，其源極接地；第三PMOS管MP3的源極接電源，其柵極接第二PMOS管MP2的漏極；第五PMOS管MP5的源極接第三PMOS管MP3的漏極，第五PMOS管MP5的柵極接第一PMOS管MP1的漏極；所述調(diào)制運(yùn)放包括第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MX、第一三極管Q1、第二三極管Q2、第三三極管Q3和電容C1；所述第六PMOS管MP6的源極接第五PMOS管接第五PMOS管MP5的漏極，第六PMOS管MP6的柵極接第七PMOS管MP7的漏極，第六PMOS管MP6的漏極接第六NMOS管MN6的柵極和第七NMOS管MN7的柵極；第七PMOS管MP7的源極接第五PMOS管MP5的漏極，第七PMOS管MP7的柵極和漏極互連；第八PMOS管MP8的源極接接第五PMOS管MP5的漏極，第八PMOS管MP8的柵極接第七PMOS管MP7的漏極；第一三極管Q1的集電極接第七PMOS管MP7的漏極；第二三極管Q2的集電極接第八PMOS管MP8的漏極，第九PMOS管MX的源極接第五PMOS管MP5的漏極，第九PMOS管MX的柵極接第八PMOS管MP8的漏極，第九PMOS管MX的漏極接地；，第九PMOS管MX柵極與第八PMOS管MP8漏極的連接點(diǎn)通過(guò)電容C1后接地；第五三極管Q5的集電極和基極接第五PMOS管MP5的漏極；所述帶隙基準(zhǔn)核包括第三三極管Q3、第四三極管Q4、第一電阻R1、第二電阻R2和可調(diào)電阻RTrimming；第一三極管Q1的發(fā)射極接第三三極管Q3的集電極，第二三極管Q2的發(fā)射極接第三三極管Q3的集電極；第三三極管Q3的發(fā)射極接地；第五三極管Q5的發(fā)射極通過(guò)第二電阻R2后接第二三極管Q2的基極，第五三極管Q5的發(fā)射極依次通過(guò)第二電阻R2和第一電阻R1后接第一三極管Q1的基極；第五三極管Q5的發(fā)射極依次通過(guò)第二電阻R2、第一電阻R1和可調(diào)電阻RTrimming后接第四三極管Q4的集電極；第四三極管Q4的基極和集電極互連，第四三極管Q4的發(fā)射極接地；第五PMOS管MP5漏極、第六PMOS管MP6源極、第七PMOS管MP7源極、第八PMOS管MP8源極、第九PMOS管MX源極、第五三極管Q5基極和集電極的連接點(diǎn)為基準(zhǔn)電路的輸出端，輸出基準(zhǔn)電壓。本發(fā)明的有益效果為，本發(fā)明的帶隙基準(zhǔn)電路采用全自偏置結(jié)構(gòu)，以帶隙基準(zhǔn)核為基礎(chǔ)，為運(yùn)放提供偏置，同時(shí)將自身偏置電流采樣放大之后重新為自身供電偏置，在簡(jiǎn)化整體電路結(jié)構(gòu)的同時(shí)，有效地通過(guò)自偏置與電流放大器的隔離效果，提升輸出參考電壓的PSRR性能。附圖說(shuō)明圖1傳統(tǒng)帶隙基準(zhǔn)電路結(jié)構(gòu)圖；圖2本發(fā)明提出的自偏置帶隙基準(zhǔn)拓?fù)浣Y(jié)構(gòu)圖；圖3本發(fā)明中的電路全圖；圖4本發(fā)明中的電路的電源抑制比仿真結(jié)果圖。具體實(shí)施方式下面結(jié)合附圖，詳細(xì)描述本發(fā)明的技術(shù)方案：本發(fā)明提出的高精度自啟動(dòng)供電電路的系統(tǒng)拓?fù)浣Y(jié)構(gòu)圖如圖2所示，由4部分組成，啟動(dòng)電路(StartUpBranch)、電流放大器(CurrentAmplifier)、調(diào)整運(yùn)放(Amplifier)以及帶隙基準(zhǔn)核(BandgapCore)；啟動(dòng)支路在電路初始化階段產(chǎn)生偏置電流通過(guò)電流放大器放大之后為整體核心電路提供偏置，使電路脫離零狀態(tài)，同時(shí)在輸出參考電壓上升到一定值之后退出；電流放大器在啟動(dòng)階段將啟動(dòng)支路的電流放大后供以核心電路啟動(dòng)作用，正常工作階段將調(diào)整運(yùn)放的單路電流采集并放大供以核心電路使用，實(shí)現(xiàn)自偏置；調(diào)整運(yùn)放自身存在失調(diào)電壓VOS，該失調(diào)電壓為ΔVBE，并將該失調(diào)電壓施加在電阻R1上產(chǎn)生PTAT電流；帶隙基準(zhǔn)核將該正溫電壓疊加在具有負(fù)溫特性的VBE上，得到最后的參考電壓輸出VREF，另一方面帶隙核心同時(shí)為調(diào)整運(yùn)放提供偏置。整個(gè)基準(zhǔn)產(chǎn)生電路具有兩個(gè)自偏置環(huán)，一者為帶隙基準(zhǔn)核為調(diào)整運(yùn)放提供偏置的，同時(shí)調(diào)整運(yùn)放輸出調(diào)整輸出電壓；二者是調(diào)整運(yùn)放的單路電流經(jīng)過(guò)采集放大之后重新為整個(gè)電路偏置。本發(fā)明電路將運(yùn)放與正溫電壓的產(chǎn)生相互復(fù)用，采用運(yùn)放的非對(duì)稱產(chǎn)生失調(diào)，巧妙將該失調(diào)設(shè)計(jì)為ΔVBE；在自偏置以及電流放大器的隔離效果，本發(fā)明電路的PSRR性能得到提升。下面結(jié)合具體電路進(jìn)行詳細(xì)分析該過(guò)程。調(diào)整運(yùn)放與帶隙基準(zhǔn)核是本設(shè)計(jì)的核心所在，如圖3電路全圖所示，調(diào)整運(yùn)放(Amplifier)包括，PMOS管MP6、MP7、MP8、MX和三極管Q1、Q2、Q3以及電容C1；三極管Q1、Q2作為調(diào)整運(yùn)放的輸入管，基極接兩個(gè)輸入電壓信息，發(fā)射極相連并與三極管Q3的集電極相連，Q3的發(fā)射極接地，基極接提供自偏置電流的BandgapCore；Q1的集電極與MP7的柵端和漏端相連，Q2的集電極與MP8的漏端相連，同時(shí)MP7和MP8的柵端相連，MP7和MP8的源端接VCC，MP7、MP8形成基本電流鏡連接關(guān)系；三極管Q2的集電極以及MP8的漏端與MX的柵端相連，并于電容C1的一端相連，C1的另一端接地，作于補(bǔ)償使用，MX的漏端接地，源端作為調(diào)整運(yùn)放的輸出接VREF；MP6的柵極與MP7的柵極相連，源端接VCC，漏端作為調(diào)整運(yùn)放單路電流采集的輸出，輸入到電流放大器。帶隙基準(zhǔn)核(BandgapCore)包括，三極管Q3、Q4以及電阻R1、R2和可調(diào)電阻RTrimming；三極管Q4的基極和集電極短接，同時(shí)Q4的基極與調(diào)整運(yùn)放中的Q3的基極相連，形成自偏置環(huán)，Q4的集電極和可調(diào)電阻RTrimming的一端相連，另一端連接電阻R1，R1的另一端與電阻R2相連；R1和可調(diào)電阻RTrimming之間的節(jié)點(diǎn)與調(diào)整運(yùn)放的Q1的基極相連，作為正相輸入端，R1和R2之間的節(jié)點(diǎn)與調(diào)整運(yùn)放中Q2的基極相連，作為負(fù)向輸入端；R2的另一端與三極管Q5的發(fā)射極相連，Q5的基極和集電極短接作為帶隙基準(zhǔn)核的基準(zhǔn)電壓輸出VREF。設(shè)置運(yùn)放單元的輸入對(duì)管Q1和Q2的并聯(lián)數(shù)分別為N和1，其他結(jié)構(gòu)均對(duì)稱，則此時(shí)由于輸入對(duì)管不匹配導(dǎo)致的失調(diào)電壓為VOS，推導(dǎo)可得：VREF＝VBE,Q2-VBE,Q1＝VTlnN電阻R1跨接在調(diào)整運(yùn)放的兩個(gè)輸入端之間，在平衡條件下，R1上的壓降即為調(diào)整運(yùn)放的失調(diào)電壓，則有電阻R1上的產(chǎn)生的電流為PTAT電流，通過(guò)R2和可調(diào)電阻RTrimming的轉(zhuǎn)換得到正溫系數(shù)電壓，疊加上Q5和Q4的基極發(fā)射極壓降，得到一階補(bǔ)償?shù)膸痘鶞?zhǔn)電壓：通過(guò)合理的調(diào)節(jié)可調(diào)電阻RTrimming的阻值，可以得到溫度特性較好的輸出參考電壓。同時(shí)應(yīng)用基極集電極短接的三極管Q4，將Q4的基極接出至調(diào)整運(yùn)放的尾電流偏置Q3的基極，帶隙基準(zhǔn)核的電流被鏡像至調(diào)整運(yùn)放中，作為調(diào)整運(yùn)放的尾電流偏置，實(shí)現(xiàn)了第一個(gè)自偏置環(huán)。調(diào)整運(yùn)放的工作過(guò)程如下，調(diào)整運(yùn)放中存在正反饋和負(fù)反饋雙環(huán)，正反饋環(huán)為由Q5、R2、R1、Q1、MP8以及MX構(gòu)成；負(fù)反饋環(huán)由Q5、R2、Q2、MX構(gòu)成。正負(fù)反饋環(huán)的增益推導(dǎo)如下：Q1和Q2的跨導(dǎo)近似相等，則有負(fù)反饋環(huán)的增益大于正反饋環(huán)的增益，整個(gè)電路系統(tǒng)在輸出參考電壓偏離正常時(shí)能夠通過(guò)環(huán)路調(diào)整穩(wěn)定。全電路中電流放大器(CurrentAmplifier)包括，PMOS管MP1、MP2、MP3、MP4、MP5和NMOS管MN6、MN7、MN9；電流放大器包含兩個(gè)部分，一者是在啟動(dòng)階段放大啟動(dòng)支路的電流，二者是在完全工作階段，放大由調(diào)整運(yùn)放中采集出的單路電流。MN7柵漏短接并接由調(diào)整運(yùn)放采集出的單路電流，同時(shí)MN7的柵極和MN6的相連，MN6和MN7的源端接地，MN6、MN7形成基本電流鏡關(guān)系；MN6的漏端連接MN9的源端，MN9的柵端接VREF，MN9的漏端接MP4的柵端和漏端，同時(shí)與啟動(dòng)支路的電流輸出相連，即MN5的漏端；MP4的柵端與MP5的柵端相連，MP4源端接MP2的柵端和漏端，MP5的源端接MP3的漏端，同時(shí)MP2和MP3的柵端相連，MP2和MP3的源端接VCC，MP2、MP3、MP4、MP5形成基本共源共柵電流鏡連接形式，MP5的漏端作為電流放大器的輸出，接至VREF端，為調(diào)整運(yùn)放以及帶隙基準(zhǔn)核供電；MP1作為使能管柵端接使能電平EN，源端接VCC，漏端接MP4和MP5的柵極。啟動(dòng)階段，電流放大器將啟動(dòng)支路的電流放大k2倍后，提供給核心電路部分，使其脫離零狀態(tài)；正常工作過(guò)程中，電流放大部分采集調(diào)整運(yùn)放中的單路電流經(jīng)過(guò)K倍放大之后，重新供給核心電路偏置，實(shí)現(xiàn)了自偏置環(huán)路二，則有放大倍數(shù)K的設(shè)計(jì)應(yīng)該滿足兩個(gè)條件：一者是不應(yīng)過(guò)大，過(guò)大的電流放大倍數(shù)意味著較大的自身功耗，這不是理想的；二者是不能過(guò)小，過(guò)小將導(dǎo)致放大之后電流不夠核心部分偏置，電路工作不正常。如下的設(shè)計(jì)準(zhǔn)則可以滿足上述兩個(gè)條件：考慮核心電路部分所需的總偏置電流，若從調(diào)整運(yùn)放中采集電流為單路偏置I，按照最低功耗設(shè)計(jì)，整個(gè)調(diào)整運(yùn)放的總消耗電流至少為4I，加上帶隙基準(zhǔn)核的電流2I，核心電路部分電流至少為6I，電流放大器的放大倍數(shù)只需滿足K≥6。啟動(dòng)支路(StartUpBranch)包括，NMOS管MN2、MN3、MN4、MN5、MN8和PMOS管MP1_1及反相器INV；MP1_1作為啟動(dòng)管，柵極接反相器INV的輸出，源端接供電電源VCC，漏端接MN2的柵端和漏端，同時(shí)接MN8的源端；MN2的源端接MN4的柵端和漏端，同時(shí)MN4的柵端和MN5的柵端相連，MN4和MN5的源端均接地電位，MN4、MN5形成基本電流鏡連接關(guān)系，MN5的漏端作為啟動(dòng)支路的偏置電流輸出，輸出至電流放大器中；MN8的柵端接整體的輸出VREF，保證VREF在建立到一定值之后啟動(dòng)退出，MN8的漏端接MN3的柵端和漏端，MN3的源端接地；反相器INV的輸入端接使能控制信號(hào)EN，用以控制啟動(dòng)和關(guān)斷。全電路中偏置電流單元包括，PMOS管MP5、MP6、MP7、MP8和NMOS管MN4、MN6以及電阻R5、R6以及三極管Q4；其中電阻R6一端接外部供電電源VDD，另一端接NMOS管MN5的柵極和漏極，同時(shí)MN5的柵極與MN4的柵極相連，MN5的源端通與三極管Q4的基極和集電極相連，Q4的發(fā)射極接地，電阻R5的兩端分別接MN4的源端和地；MN4的漏極與PMOS管MP6的柵極和漏極相連，同時(shí)MP6的柵和MP5的柵極相連，MP6的源極和MP8的柵極漏極相連，同時(shí)MP8的柵極和MP7的柵極相連，MP7和MP8的源極接VDD，MP7的漏端和MP5的源端相連，MP5、MP6、MP7、MP8形成基本共源共柵電流鏡連接形式，MP5作為偏置單元的輸出，接至帶隙運(yùn)放的輸出端OPOUT，即MN3的漏極。電路初始化從使能信號(hào)EN跳高開(kāi)始，倒比管MP1_1導(dǎo)通，產(chǎn)生偏置電流，經(jīng)過(guò)放大之后為核心電路供電，此時(shí)參考電壓開(kāi)始上升，當(dāng)?shù)竭_(dá)一定值之后，啟動(dòng)支路退出，完全由自偏置環(huán)供電穩(wěn)定工作，具體的退出點(diǎn)電壓推導(dǎo)如下：當(dāng)輸出參考電壓升高到使得電路核心部分工作時(shí)，自偏置環(huán)加入，此時(shí)啟動(dòng)電路還未退出工作，則有VREF≥2VBE，輸出參考電壓繼續(xù)升高則有MN8開(kāi)啟，啟動(dòng)支路電流通過(guò)MN8、MN3支路流走，啟動(dòng)支路退出工作，則有VREF≥VGS+VTH≈1.7V；啟動(dòng)支路在電路正常工作之后并未完全關(guān)斷，當(dāng)由于異常原因使得輸出電壓降低時(shí)，可以快速加入使輸出恢復(fù)。圖4為本發(fā)明電路的電源抑制能力的仿真情況，可以看出再不加入其他電源抑制增強(qiáng)電路的情況下，本發(fā)明電路的PSRR能達(dá)到77dB，在1MHz的情況下仍有47dB。