本實用新型涉及數(shù)據(jù)地址總線擴展技術(shù)領(lǐng)域，尤其是一種應(yīng)用CPLD進行數(shù)據(jù)地址總線擴展的電路。

背景技術(shù)：

目前，MCU微控制單元通過并行數(shù)據(jù)總線與多個外設(shè)如FPGA、SRAM、FLASH等進行數(shù)據(jù)通訊。MCU與外設(shè)之間的物理連接一般中間通過多個74系列的雙向驅(qū)動芯片(例74LVC162245等)進行橋接。

此方案MCU與外設(shè)之間的數(shù)據(jù)線和控制地址線將由PCB線路板進行一對一的正確橋接，如果有一條數(shù)據(jù)線或者控制地址線接錯或者調(diào)換了，它們所有總線的通訊將不能正常進行。當MCU需要通過總線與多個外設(shè)進行通訊時，MCU將需與多個74系列雙向驅(qū)動芯片進行物理連接，那么總線的連接結(jié)點將比較多，這增加PCB布線的難度，同時因連接結(jié)點的增多信號的完整性設(shè)計難度將程幾何增長。

總線與外設(shè)之間物理連接出現(xiàn)錯漏、錯換和當外設(shè)數(shù)量比較多時PCB的布線難度將比較困難，總線的信號完整性也是比較難得到保證。

技術(shù)實現(xiàn)要素：

本實用新型針對上述存在的問題，提供布線簡單，靈活性好，信號完整度高的一種應(yīng)用CPLD進行數(shù)據(jù)地址總線擴展的電路。

本實用新型一種應(yīng)用CPLD進行數(shù)據(jù)地址總線擴展的電路，包括：MCU微控制單元、外設(shè)單元和CPLD可編程邏輯器件。

優(yōu)選地，所述外設(shè)單元包括FPGA、SRAM或FLASH數(shù)據(jù)通訊單元。

此方案通過CPLD做為總線的橋接，只需要把數(shù)據(jù)地址總線所有的引腳都連接到CPLD的引腳上。再由CPLD的軟件編程靈活連接到各個外設(shè)，這有效果地解決數(shù)據(jù)線地址線出現(xiàn)錯漏問題，并可以進行靈活鏈接調(diào)配。它們之間的連線不存在多個總線連接在一起的多結(jié)點問題，PCB布線也非常簡結(jié)，有效地解決了信號因結(jié)點過多引起信號不完整的問題。

附圖說明

圖1為本實用新型的實施例的結(jié)構(gòu)示意圖。

具體實施方式

以下結(jié)合附圖對本實用新型的實施例作詳細描述。

如圖1所示，本實用新型創(chuàng)造提供了一種應(yīng)用CPL D進行數(shù)據(jù)地址總線擴展的電路包括：MCU微控制單元、外設(shè)單元和CPLD可編程邏輯器件：MCU微控制單元與CPLD可編程邏輯器件之間通過數(shù)據(jù)地址總線連接；外設(shè)單元與CPLD可編程邏輯器件之間通過數(shù)據(jù)地址總線連接。

可編程邏輯芯片CPLD作為MCU微控制單元與外設(shè)單位的中間橋接。所有的地址數(shù)據(jù)總線引腳都接在CPLD的引腳上，外設(shè)單位與可編程邏輯芯片CPLD之間通過數(shù)據(jù)地址總線物理橋接?？删幊踢壿嬓酒珻PL D通過MCU與外設(shè)的通訊時序和訪問邏輯關(guān)系進行分時選通各路數(shù)據(jù)地址總線，以實現(xiàn)MCU與多個外設(shè)進行數(shù)據(jù)通訊。

上述實施例僅例示性說明實用新型的原理及其功效，而非用于限制本實用新型。任何熟悉本技術(shù)的人士皆可在不違背本實用新型的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬領(lǐng)域內(nèi)具有通常知識者在未脫離本實用新型所揭示的精神和技術(shù)領(lǐng)域下所完成的一切修飾或改變，仍應(yīng)由本實用新型的權(quán)利要求所涵蓋。