本實(shí)用新型屬于多復(fù)數(shù)運(yùn)算的設(shè)備或裝置技術(shù)領(lǐng)域，具體涉及到一種基于MCU的多復(fù)數(shù)乘減運(yùn)算控制裝置。

背景技術(shù)：

復(fù)數(shù)是人們常用的，它在各個(gè)領(lǐng)域都得到發(fā)展，尤其是在電學(xué)、流體力學(xué)、振動(dòng)理論、機(jī)翼理論中得到廣泛的實(shí)際應(yīng)用。人們以復(fù)數(shù)為變數(shù)，發(fā)展了“復(fù)變函數(shù)”的理論，由此可見研究復(fù)數(shù)具有重要意義?，F(xiàn)有的多復(fù)數(shù)乘減實(shí)驗(yàn)平臺(tái)也很多，主要存在以下幾種：1.基于處理器的復(fù)數(shù)乘減運(yùn)算平臺(tái)；2.基于ARM的復(fù)數(shù)乘減運(yùn)算平臺(tái)等。但這些設(shè)備存在以下不足：電路復(fù)雜，每一種平臺(tái)的功能多，需要元器件較多；設(shè)計(jì)成本較高，浪費(fèi)設(shè)計(jì)材料，整合電路成本少于獨(dú)立電路成本和；設(shè)計(jì)集成度不夠，一個(gè)控制終端可以有多種實(shí)現(xiàn)電路，未整合；電路設(shè)計(jì)不完善，未能設(shè)置一些故障電路，考察學(xué)生分析能力。

技術(shù)實(shí)現(xiàn)要素：

本實(shí)用新型所要解決的技術(shù)問題在于克服上述多復(fù)數(shù)乘減運(yùn)算平臺(tái)的不足,提供一種電路簡(jiǎn)單、集成度高、具有多種對(duì)外接口，便于與外圍設(shè)備聯(lián)網(wǎng)的一種基于MCU的多復(fù)數(shù)乘減運(yùn)算控制裝置。

解決上述技術(shù)問題采用的技術(shù)方案是：

由于本實(shí)用新型采用低成本的控制器電路，為CPLD電路提供多復(fù)數(shù)輸入；采用CPLD電路來進(jìn)行多復(fù)數(shù)的乘減運(yùn)算，該電路的輸入端接控制器電路的輸出端；采用時(shí)鐘電路，為復(fù)數(shù)乘減運(yùn)算提供時(shí)鐘信號(hào)，該電路的輸出端接CPLD電路的輸入端。該裝置具有電路簡(jiǎn)單、集成度高、具有多種對(duì)外接口，便于與外圍設(shè)備聯(lián)網(wǎng)。

附圖說明

圖1是本實(shí)用新型電氣原理方框圖。

圖2是本實(shí)用新型電子線路連接圖。

具體實(shí)施方式

下面結(jié)合附圖和實(shí)施例對(duì)本實(shí)用新型做進(jìn)一步詳細(xì)說明，但本實(shí)用新型不限于這些實(shí)施例。

實(shí)施例1

在圖1中，本實(shí)用一種基于MCU的多復(fù)數(shù)乘減運(yùn)算控制裝置由控制器電路、CPLD電路、時(shí)鐘電路、通信電路構(gòu)成?？刂破麟娐穼?duì)電路進(jìn)行控制；時(shí)鐘電路，該電路的輸出端接CPLD電路的輸入端；CPLD電路，該電路的輸入端接控制器電路的輸出端；通信電路，該電路的輸入端接CPLD電路的輸出端。

在圖2中，本實(shí)施例的控制器電路由集成電路U2、電容C1，電容C2，晶振Y2，電阻R1、電容C3連接構(gòu)成，其中，集成電路U2的型號(hào)為C8051F001；集成電路U2的引腳14接晶振Y1的一端，及電容C1的一端；集成電路U2的引腳15接晶振Y1的另一端，及電容C2的一端；電容C1，C2的另一端接地；集成電路U2的引腳43，13，32,23接3V；集成電路U2的引腳12,44,33,27,19,22接地。

CPLD電路由連接器J1，集成電路U1連接構(gòu)成，其中，集成電路U1的型號(hào)為EPF10K10TI144-4，集成電路U1的引腳76,77，16,57,58,84,103,127,15,40,50,66,85,104,129,139接地；集成電路U1的引腳5,24,45,61,71,94,115,134接3V；集成電路U1的引腳6,25,52,53,75,93,123接5V；集成電路U2的引腳31接集成電路U1的引腳13；集成電路U2的引腳34接集成電路U1的引腳17；集成電路U2的引腳35接集成電路U1的引腳18；集成電路U2的引腳36接集成電路U1的引腳19；集成電路U2的引腳37接集成電路U1的引腳20；集成電路U2的引腳38接集成電路U1的引腳21；集成電路U2的引腳39接集成電路U1的引腳22；集成電路U2的引腳40接集成電路U1的引腳23；集成電路U2的引腳30接集成電路U1的引腳27；集成電路U2的引腳29接集成電路U1的引腳28。

時(shí)鐘電路由有源晶振Y1構(gòu)成，其中，Y1的引腳3接地，Y1的引腳1接3V；Y1的引腳4接集成電路U1的引腳125。通信電路由電容C5，C7，C4，C6，連接器J2，集成電路U3連接構(gòu)成，其中，集成電路U3的型號(hào)為SP3223,集成電路U3的引腳2接電容C5的一端，集成電路U3的引腳4接電容C5的另一端；集成電路U3的引腳5接電容C7的一端，集成電路U3的引腳6接電容C7的另一端；集成電路U3的引腳3接電容C4的一端，集成電路U3的引腳7接電容C6的一端，電容C4，C6的另一端接地；集成電路U3的引腳19，20接3V；集成電路U3的引腳1,14,18接地；集成電路U3的引腳17接連接器J2的引腳2；集成電路U3的引腳16接連接器J2的引腳3；連接器J2的引腳1接地；集成電路U3的引腳13接集成電路U1的引腳69；集成電路U3的引腳15接集成電路U1的引腳68。

本實(shí)用新型的工作原理如下：

系統(tǒng)上電，時(shí)鐘電路Y1產(chǎn)生50MHZ的時(shí)鐘信號(hào)，其中，Y1的型號(hào)為JMY50M,時(shí)鐘信號(hào)從Y1的引腳4輸出，輸入到集成電路U1的引腳125；集成電路U1時(shí)刻檢測(cè)其引腳27電平的變化，當(dāng)引腳27的電平由低變?yōu)楦撸呻娐稶1檢測(cè)引腳28的信號(hào)是否發(fā)生上升沿跳變，當(dāng)產(chǎn)生跳變后，集成電路U1讀取集成電路U2發(fā)送來的第一個(gè)8位參與運(yùn)算的復(fù)數(shù)數(shù)據(jù)，8位數(shù)據(jù)信號(hào)從集成電路U2的引腳31,34,35,36,37,38,39,40輸出，輸入到集成電路U1的引腳13,17,18,19,20,21,22,23；此后，集成電路U2繼續(xù)檢測(cè)引腳28的信號(hào)第二個(gè)上升沿跳變，讀取集成電路U2發(fā)送來的第二個(gè)8位數(shù)據(jù)信號(hào)；與此同理，集成電路U1共檢測(cè)到引腳28的信號(hào)，產(chǎn)生了16個(gè)信號(hào)上升沿跳變，故集成電路U1接收到16個(gè)8位數(shù)據(jù)信號(hào)，完成多復(fù)數(shù)運(yùn)算的數(shù)據(jù)輸入；此后，引腳27的電平由高變?yōu)榈停硎緩?fù)數(shù)數(shù)據(jù)輸入結(jié)束。

與此同時(shí)，集成電路U1接收到集成電路U2發(fā)送來的數(shù)據(jù)，其中，控制信號(hào)輸入到集成電路U1的引腳27,28；數(shù)據(jù)信號(hào)輸入到U1的引腳13,17,18,19,20,21,22,23；此后，由集成電路U1內(nèi)部的并行數(shù)據(jù)寬度轉(zhuǎn)換邏輯，在集成電路U1引腳28的信號(hào)上升沿的驅(qū)動(dòng)下，將接收的從集成電路U2發(fā)送來的16個(gè)8位數(shù)據(jù)信號(hào)，轉(zhuǎn)變成4個(gè)32位的數(shù)據(jù)信號(hào)a32，b32，c32，d32；此后，由集成電路U1內(nèi)部的復(fù)數(shù)乘減控制邏輯，在集成電路U2引腳K2的信號(hào)上升沿的驅(qū)動(dòng)下，完成a32與b32相乘，c32與d32相乘；再次，由集成電路U2內(nèi)部的復(fù)數(shù)減法控制邏輯，在集成電路U2引腳K2的信號(hào)上升沿的驅(qū)動(dòng)下，完成上述乘法結(jié)果相減操作。

最后，集成電路U2進(jìn)行復(fù)數(shù)乘減運(yùn)算結(jié)果的傳輸，由集成電路U2啟動(dòng)串口協(xié)議的控制邏輯，復(fù)數(shù)計(jì)算的結(jié)果數(shù)據(jù)從集成電路U2的引腳69輸出，輸入到集成電路U3的引腳13，經(jīng)過集成電路U3的電平變換處理，從集成電路U3的引腳17輸出，輸入到連接器J2的引腳2，從連接器J2輸出復(fù)數(shù)乘減運(yùn)算結(jié)果。