本實用新型實施例涉及電路技術(shù)，尤其涉及一種帶隙基準電路。
背景技術(shù)：
隨著系統(tǒng)集成技術(shù)的飛速發(fā)展，基準電壓源已成為大規(guī)模、超大規(guī)模集成電路和幾乎所有數(shù)字模擬系統(tǒng)中不可缺少的基本電路模塊?；鶞孰妷涸纯蓮V泛應用于高精度比較器、A/D和D/A轉(zhuǎn)換器、隨機動態(tài)存儲器、閃存以及系統(tǒng)集成芯片中。帶隙基準電路是所有基準電壓源中最受歡迎的一種，其主要作用是在集成電路中提供穩(wěn)定的參考電壓或參考電流，這就要求帶隙基準電路對電源電壓的變化和環(huán)境溫度的變化不敏感。
在現(xiàn)有的帶隙基準電路中，通常包含運算放大器，由于運算放大器工作不穩(wěn)定，因此運算放大器的失調(diào)很容易影響帶隙基準電路的輸出電壓，并且現(xiàn)有的帶隙基準電路的輸出端通常采用電流鏡像輸出，因此增加了整個電路的功耗。
技術(shù)實現(xiàn)要素：
本實用新型提供一種帶隙基準電路，降低了整個電路的功耗，并減小了由于運算放大器失調(diào)對輸出電壓的影響。
本實用新型實施例提供一種帶隙基準電路，所述電路包括：
電流偏置單元和電壓輸出單元，其中，所述電流偏置單元用于給所述電壓輸出單元提供偏置電流，所述電流偏置單元包括第一PMOS管和第一NMOS管，所述第一PMOS管的源極與電源相連，漏極與柵極以及所述第一NMOS管的漏極相連；
所述電壓輸出單元包括第二PMOS管、第三PMOS管、第一NPN三極管、第二NPN三極管、第一電阻和第二電阻，其中，所述第二PMOS管的源極與電源相連，漏極與所述第一NPN三極管的集電極相連，柵極與所述第三PMOS管的柵極以及所述第一PMOS管的柵極和漏極相連；所述第三PMOS管的源極與電源相連，漏極與所述第二電阻的第一端相連；所述第一NPN三極管的基極與所述第二NPN三極管的基極和集電極相連，發(fā)射極接地；所述第二NPN三極管的集電極與所述第二電阻的第二端相連，發(fā)射極與所述第一電阻的第一端和所述第一NMOS管的源極相連；所述第一電阻的第二端接地；
所述第三PMOS管的漏極和所述第二電阻的第一端為所述帶隙基準電路的電壓輸出端。
進一步地，所述第二PMOS管的數(shù)量為m個，所述第三PMOS管的數(shù)量為m個，所述第二NPN三極管的數(shù)量為N個，其中，m和N均為大于等于1的整數(shù)。
進一步地，所述第一電阻和所述第二電阻的阻值可調(diào)。
進一步地，所述帶隙基準電路的輸出電壓為：
VBG＝VBE(Q0)+ln(N)*kT/q*{1+R2/[(m+1)*R1]}，其中，VBG表示所述帶隙基準電路的輸出電壓，VBE(Q0)表示所述第一NPN三極管的基射結(jié)電壓，N為所述第二NPN三極管的數(shù)量，k為玻爾茲曼常量，k＝1.38×10-23J/K，T為溫度，q為電荷常量，q＝1.6×10-19C，m為所述第三PMOS管的數(shù)量，R1為所述第一電阻的阻值，R2為所述第二電阻的阻值。
本實用新型實施例提供的一種帶隙基準電路，包括：電流偏置單元和電壓輸出單元，其中，所述電流偏置單元用于給所述電壓輸出單元提供偏置電流，所述電流偏置單元包括第一PMOS管和第一NMOS管，所述第一PMOS管的源極與電源相連，漏極與柵極以及所述第一NMOS管的漏極相連；所述電壓輸出單元包括第二PMOS管、第三PMOS管、第一NPN三極管、第二NPN三極管、第一電阻和第二電阻，其中，所述第二PMOS管的源極與電源相連，漏極與所述第一NPN三極管的集電極相連，柵極與所述第三PMOS管的柵極以及所述第一PMOS管的柵極和漏極相連；所述第三PMOS管的源極與電源相連，漏極與所述第二電阻的第一端相連；所述第一NPN三極管的基極與所述第二NPN三極管的基極和集電極相連，發(fā)射極接地；所述第二NPN三極管的集電極與所述第二電阻的第二端相連，發(fā)射極與所述第一電阻的第一端和所述第一NMOS管的源極相連；所述第一電阻的第二端接地；所述第三PMOS管的漏極和所述第二電阻的第一端為所述帶隙基準電路的電壓輸出端；通過上述結(jié)構(gòu)的電路，降低了整個電路的功耗，并減小了由于運算放大器失調(diào)對輸出電壓的影響。
附圖說明
圖1是本實用新型實施例提供的一種帶隙基準電路的結(jié)構(gòu)示意圖。
具體實施方式
下面結(jié)合附圖和實施例對本實用新型作進一步的詳細說明?？梢岳斫獾氖?，此處所描述的具體實施例僅僅用于解釋本實用新型，而非對本實用新型的限定。另外還需要說明的是，為了便于描述，附圖中僅示出了與本實用新型相關(guān)的部分而非全部結(jié)構(gòu)。
實施例一
圖1為本實用新型實施例一提供的一種帶隙基準電路結(jié)構(gòu)示意圖，本實施例適用于對靜態(tài)功耗要求較高的集成電路中。具體參見如圖1所示，本實施例提供的一種帶隙基準電路具體包括：
電流偏置單元110和電壓輸出單元120，其中，電流偏置單元110用于給電壓輸出單元120提供偏置電流，電流偏置單元110包括第一PMOS管MP1和第一NMOS管MN1，第一PMOS管MP1的源極與電源VDD相連，漏極與柵極以及所述第一NMOS管MN1的漏極相連；
電壓輸出單元120包括第二PMOS管MP2、第三PMOS管MP3、第一NPN三極管Q0、第二NPN三極管Q1、第一電阻R1和第二電阻R2，其中，第二PMOS管MP2的源極與電源VDD相連，漏極與第一NPN三極管Q0的集電極相連，柵極與第三PMOS管MP3的柵極以及第一PMOS管MP1的柵極和漏極相連；第三PMOS管MP3的源極與電源VDD相連，漏極與第二電阻R2的第一端相連；第一NPN三極管Q0的基極與第二NPN三極管Q1的基極和集電極相連，發(fā)射極接地；第二NPN三極管Q1的集電極與第二電阻R2的第二端相連，發(fā)射極與第一電阻R1的第一端和第一NMOS管MN1的源極相連；第一電阻R1的第二端接地；
第三PMOS管MP3的漏極和第二電阻R2的第一端為所述帶隙基準電路的電壓輸出端VBG。
進一步地，電流偏置單元110增大了該電路對于電源電壓的抑制作用，即該帶隙基準電路相比現(xiàn)有技術(shù)具有更高的電源抑制比；具體抑制原理為：例如由于電源電壓的變化導致了電位點v1(參見圖1所示)的電壓升高，則說明電位點v2的電壓也升高，因為電位點v2的電壓升高使得第二NPN三極管Q1的導通能力增強，所以電位點v1的電壓升高，同樣的道理電位點v2的電壓升高，使得三極管Q0的導通能力增強，則導致電位點v3的電壓降低，因此使得電位點v1跟隨電位點v3下降，由此對由于電源電壓的變化導致電位點v1的電壓升高起到了抑制作用，同時保證了Q0的集電極電壓以及Q1的集電極電壓不突變。
優(yōu)選地，為了削減整個帶隙基準電路的功耗，對于電壓輸出端不再采用電流鏡像輸出，而是直接在三極管Q1的集電極端接第二電阻R2，產(chǎn)生溫度系數(shù)為0的帶隙基準電壓。
示例性地，第二PMOS管MP2的數(shù)量為m個，第三PMOS管MP3的數(shù)量為m個，第二NPN三極管Q1的數(shù)量為N個，其中，m和N均為大于等于1的整數(shù)；本實施例以m和N均為1為例進行詳細介紹，當m和N不為1時，第二PMOS管MP2、第三PMOS管MP3以及第二NPN三極管Q1的連接方式分別與圖1中的MP2、MP3以及Q1的連接方式相同。
進一步地，第一電阻R1和第二電阻R2的阻值可調(diào)，以便能夠調(diào)整輸出電壓VBG的范圍。
上述帶隙基準電路的輸出電壓VBG為：
VBG＝VBE(Q0)+ln(N)*kT/q*{1+R2/[(m+1)*R1]}，其中，VBG表示所述帶隙基準電路的輸出電壓，VBE(Q0)表示第一NPN三極管Q0的基射結(jié)電壓，N為第二NPN三極管Q1的數(shù)量，k為玻爾茲曼常量，k＝1.38×10-23J/K，T為溫度，q為電荷常量，q＝1.6×10-19C，m為第三PMOS管MP3的數(shù)量，R1為所述第一電阻的阻值，R2為所述第二電阻的阻值。
根據(jù)輸出電壓VBG的表達式可以看出，輸出電壓VBG可以通過調(diào)整R1、R2的大小來改變，或者調(diào)整第二NPN三極管Q1的數(shù)量N或者第三PMOS管MP3的數(shù)量m來改變，實現(xiàn)了輸出電壓可調(diào)的情況下保持溫度系數(shù)不變。
本實施例提供的一種帶隙基準電路，由于沒有加入運算放大器，因此避免了由于運算放大器的失調(diào)對輸出電壓的影響，另外由于偏置單元對電源電壓的抑制作用，使得該帶隙基準電路相比現(xiàn)有技術(shù)中的帶隙基準電路具有了更高的電源電壓抑制比，同時由于不再采用電流鏡像輸出，大大降低了電流的功耗，從而使得本實施例提供的帶隙基準電路具有了超低功耗、低電源電壓以及高電源抑制比等優(yōu)點，對于靜態(tài)功耗要求較高的芯片有極其重大的意義。
注意，上述僅為本實用新型的較佳實施例及所運用技術(shù)原理。本領(lǐng)域技術(shù)人員會理解，本實用新型不限于這里所述的特定實施例，對本領(lǐng)域技術(shù)人員來說能夠進行各種明顯的變化、重新調(diào)整和替代而不會脫離本實用新型的保護范圍。因此，雖然通過以上實施例對本實用新型進行了較為詳細的說明，但是本實用新型不僅僅限于以上實施例，在不脫離本實用新型構(gòu)思的情況下，還可以包括更多其他等效實施例，而本實用新型的范圍由所附的權(quán)利要求范圍決定。