本發(fā)明屬于控制算法技術(shù)領域，更具體的說，是涉及一種自動代碼生成加載平臺系統(tǒng)。

背景技術(shù)：

控制算法的自動綜合是適用控制方法快速實現(xiàn)的必然要求，例如：MATLAB(MATrix LABoratory，矩陣實驗室)集成的DSP(Digital Signal Processing，數(shù)字信號處理)開發(fā)模式是基于模型的圖形化設計方法，自動生成符合工程實際的代碼，是對傳統(tǒng)設計方法的一種革新，打破逐行手工編寫代碼的局限性。自動代碼生成加載平臺能夠完成電機控制、電能質(zhì)量控制等工業(yè)自動化領域的實驗設計，具有良好的通用性以及一定的故障診斷能力，且集成環(huán)境高效快捷，模型自動代碼生成，可以有效縮短開發(fā)周期，減少開發(fā)風險，增加研發(fā)競爭力。

現(xiàn)有的自動代碼生成加載平臺多以DSP、PowerPC或Freescale等微處理器為單一核心進行構(gòu)建RCP(Rapid Control Prototype，快速控制原型)，或使用諸如DSPACE、NI等產(chǎn)品搭建的半實物仿真平臺，用于控制律開發(fā)驗證。但是采用單一的DSP或Freescale等處理器方式，由于資源有限無法完成多軸同步復雜算法的開發(fā)驗證工作，且接口形式固定，靈活性及通用性較差；而使用如DSPACE等半實物仿真平臺方式，雖然解決了采用單一的DSP或

Freescale等處理器方式的問題，但必須采用專用板卡，無法為后續(xù)真實硬件設計提供參考。

技術(shù)實現(xiàn)要素：

有鑒于此，本發(fā)明提供了一種自動代碼生成加載平臺系統(tǒng)，以解決現(xiàn)有技術(shù)中采用如DSPACE等半實物仿真平臺方式，需要采用專用板卡，在后續(xù)真實硬件設計上無法提供參考的問題。

為實現(xiàn)上述目的，本發(fā)明提供如下技術(shù)方案：

一種自動代碼生成加載平臺系統(tǒng)，包括：母板和子板，所述母板在下，所述子板在上，其中：

所述母板包括兩片現(xiàn)場可編程門陣列FPGA處理器和電源模塊，其中一片主FPGA處理器用于自動生成FPGA代碼且將所述FPGA代碼向所述主FPGA處理器進行部署，另一片協(xié)FPGA處理器用于接口處理，所述電源模塊將外部提供的直流電壓進行電源轉(zhuǎn)換，轉(zhuǎn)換成各級低壓電源；

所述子板包括數(shù)字信號處理DSP子板、驅(qū)動子板和反饋子板；

所述DSP子板、所述驅(qū)動子板和所述反饋子板分別與所述母板通過堆棧連接器獨立互聯(lián)。

優(yōu)選的，還包括：設置在所述母板上用于散熱的散熱片。

其中，所述主FPGA處理器為擁有電機全閉環(huán)所需的乘法器資源的乘法器芯片。

其中，所述協(xié)FPGA處理器為可實現(xiàn)通信協(xié)議解析以及外設接口控制邏輯的芯片。

其中，所述母板還包括：模擬量功能電路、存儲器接口電路和通信電路，其中：

所述模擬量功能電路包括A/D模擬量采集電路和D/A模擬量輸出電路，所述A/D模擬量采集電路采集模擬量的正負電壓以實現(xiàn)比例放大和縮小的兩級調(diào)理，所述D/A模擬量輸出電路將所述協(xié)FPGA處理器輸出的數(shù)字量通過數(shù)模轉(zhuǎn)換芯片進行調(diào)理并輸出正負電壓模擬量；

所述存儲器接口電路與外部存儲器連接；

所述通信電路用于所述母板和所述子板之間的通信。

其中，所述DSP子板包含一片DSP處理器，用于自動生成DSP代碼且將所述DSP代碼向所述DSP處理器進行部署。

優(yōu)選的，所述DSP處理器為TMS320F28335的DSP處理器。

其中，所述驅(qū)動子板包括：功率驅(qū)動電路和相電流母線電壓采集電路以及電平轉(zhuǎn)換電路，其中：

所述功率驅(qū)動電路用于產(chǎn)生驅(qū)動電機的功率信號；

所述相電流母線電壓采集電路用于相電流和母線電壓的采集；

所述電平轉(zhuǎn)換電路用于電平轉(zhuǎn)換。

其中，所述反饋子板用于采集包含與電機相連的霍爾傳感器接口電路、增量編碼器接口電路、絕對編碼器接口電路和/或旋轉(zhuǎn)變壓器接口電路的反饋量。

經(jīng)由上述的技術(shù)方案可知，與現(xiàn)有技術(shù)相比，本發(fā)明公開一種自動代碼生成加載平臺系統(tǒng)，包括：母板和子板，所述母板在下，所述子板在上，其中：母板包括兩片現(xiàn)場可編程門陣列FPGA處理器和電源模塊，其中一片主FPGA處理器用于自動生成FPGA代碼且將FPGA代碼向主FPGA處理器進行部署，另一片協(xié)FPGA處理器用于接口處理，電源模塊將外部提供的直流電壓進行電源轉(zhuǎn)換，轉(zhuǎn)換成各級低壓電源；子板包括數(shù)字信號處理DSP子板、驅(qū)動子板和反饋子板；母板分別與DSP子板、驅(qū)動子板和反饋子板通過堆棧連接器獨立互聯(lián)。本發(fā)明在單一DSP自動代碼生成的方式下增加了FPGA自動代碼生成功能，兩者可以獨立或協(xié)同工作，方式靈活，組合使用時資源充足，無需采用專用的板卡進行實物仿真，實現(xiàn)了為后續(xù)真實硬件設計提供參考。

附圖說明

為了更清楚地說明本發(fā)明實施例或現(xiàn)有技術(shù)中的技術(shù)方案，下面將對實施例或現(xiàn)有技術(shù)描述中所需要使用的附圖作簡單地介紹，顯而易見地，下面描述中的附圖僅僅是本發(fā)明的實施例，對于本領域普通技術(shù)人員來講，在不付出創(chuàng)造性勞動的前提下，還可以根據(jù)提供的附圖獲得其他的附圖。

圖1為本發(fā)明實施例提供的一種自動代碼生成加載平臺系統(tǒng)結(jié)構(gòu)示意圖；

圖2為本發(fā)明實施例中電源部分的功能框圖示意圖；

圖3為本發(fā)明實施例提供的一種自動代碼生成加載平臺系統(tǒng)組成架構(gòu)框圖；

圖4為本發(fā)明實施例提供的自動代碼生成加載平臺系統(tǒng)具體結(jié)構(gòu)示意圖。

具體實施方式

下面將結(jié)合本發(fā)明實施例中的附圖，對本發(fā)明實施例中的技術(shù)方案進行清楚、完整地描述，顯然，所描述的實施例僅僅是本發(fā)明一部分實施例，而不是全部的實施例?；诒景l(fā)明中的實施例，本領域普通技術(shù)人員在沒有做出創(chuàng)造性勞動前提下所獲得的所有其他實施例，都屬于本發(fā)明保護的范圍。

請參閱附圖1，圖1為本發(fā)明實施例提供的一種自動代碼生成加載平臺系統(tǒng)結(jié)構(gòu)示意圖。如圖1所示，本發(fā)明公開了一種自動代碼生成加載平臺系統(tǒng)，具體該系統(tǒng)包括：母板1和子板2，母板1在下，子板2在上，其中：

母板1包括兩片F(xiàn)PGA(Field-Programmable Gate Array，即現(xiàn)場可編程門陣列)處理器和電源模塊11，其中一片主FPGA處理器12用于自動生成FPGA代碼且將FPGA代碼向主FPGA處理器進行部署，另一片協(xié)FPGA處理器13用于接口處理，電源模塊11將外部提供的直流電壓進行電源轉(zhuǎn)換，轉(zhuǎn)換成各級低壓電源；

子板2包括數(shù)字信號處理DSP子板21、驅(qū)動子板22和反饋子板23；

DSP子板21、驅(qū)動子板22和反饋子板23分別與母板1通過堆棧連接器3獨立互聯(lián)。

具體的，如圖2所示，電源模塊11可以將外部提供的直流18V～32V范圍內(nèi)的電壓進行電源轉(zhuǎn)換，產(chǎn)生各級低壓電源，包含1.0V/1.8V/2.5V/3.3V/5V/±15V等為平臺母板及子板各功能芯片提供電源。

具體的，請參閱附圖3，圖3為本發(fā)明實施例提供的一種自動代碼生成加載平臺系統(tǒng)組成架構(gòu)框圖。如圖3所示，該系統(tǒng)還包括：設置在母板上用于散熱的散熱片4。如圖3所示，將母板1和子板2的位置設置為母板1在下，子板2在上，其中，子板2包括：數(shù)字信號處理DSP子板21、驅(qū)動子板22和反饋子板23，且分別與母板1通過堆棧連接器3獨立互聯(lián)。為了進一步的提高散熱效果，可以在系統(tǒng)設計時，設置通風系統(tǒng)，如圖3所示，設置有進風口和出風口。

需要說明的是，平臺系統(tǒng)中用于實現(xiàn)自動代碼生成的主FPGA處理器12為擁有電機全閉環(huán)所需的乘法器資源的乘法器芯片，使用較多的資源主要是乘法器，因此，主FPGA處理器12選擇擁有多乘法器的芯片，根據(jù)以往的項目經(jīng)驗可以知道，PMSM(永磁同步電機，permanent magnest synchronouos motor)三環(huán)(位置換+速度環(huán)+電流環(huán))所需的乘法器資源約為500，步進電機全閉環(huán)所需的乘法器資源約為700，為了滿足以后更復雜的需求，還是要將乘法器的資源留出足夠的余量，因此本平臺可以選取K7系列FPGA的XC7K355T-3FFG901C，該芯片擁有1440個乘法器，可提供356160個邏輯單元，300個通用IO口，滿足本發(fā)明設計的要求，也可以選擇擁有類似或者更多乘法器的芯片作為主FPGA處理器。

平臺系統(tǒng)中用于接口處理的協(xié)FPGA處理器13主要功能是實現(xiàn)各種通信協(xié)議解析以及外設接口控制邏輯，因此，協(xié)FPGA處理器13為可實現(xiàn)通信協(xié)議解析以及外設接口控制邏輯的芯片。本平臺系統(tǒng)可以選用K7系列的XC7K325T芯片作為協(xié)處理器，該芯片提供326080個邏輯單元，900個管腳可以提供350個用戶用I/O接口；其邏輯資源和I/O管腳滿足本平臺的實際需求，也可以選擇其他能夠?qū)崿F(xiàn)各種通信協(xié)議解析以及外設接口控制邏輯的芯片作為協(xié)FPGA處理器。

具體的，請參閱附圖4，圖4為本發(fā)明實施例提供的自動代碼生成加載平臺系統(tǒng)具體結(jié)構(gòu)示意圖。

如圖4所示，母板1還可以包括：模擬量功能電路14、存儲器接口電路15和通信電路16，其中：

模擬量功能電路14具體可以包括A/D模擬量采集電路和D/A模擬量輸出電路，A/D模擬量采集電路采集模擬量的正負電壓以實現(xiàn)比例放大和縮小的兩級調(diào)理，D/A模擬量輸出電路將所述協(xié)FPGA處理器輸出的數(shù)字量通過數(shù)模轉(zhuǎn)換芯片進行調(diào)理并輸出正負電壓模擬量。

需要說明的是，平臺系統(tǒng)擁有6路16bit的A/D模擬量采集電路，輸入模擬量可接受正負電壓，在硬件上包含可靈活實現(xiàn)比例放大和縮小的兩級調(diào)理電路，可接受的電壓在±10V以內(nèi)，進入供電電壓為3.3V的AD轉(zhuǎn)換芯片，最后輸入輸出接口連接到協(xié)處理器，由協(xié)處理器完成AD接口芯片的控制邏輯；平臺系統(tǒng)還擁有4路16bit的D/A模擬量輸出電路，協(xié)處理器輸出的數(shù)字量經(jīng)過數(shù)模轉(zhuǎn)換芯片后，經(jīng)過調(diào)理電路后輸出正負電壓模擬量，電壓范圍根據(jù)實際需要通過調(diào)理電路可進行靈活調(diào)節(jié)，輸出電壓范圍為±10V。

存儲器接口電路15與外部存儲器連接，外部存儲器非本發(fā)明的保護點，圖4中未畫出外部存儲器。

需要說明的是，平臺系統(tǒng)還預留了可以與外部存儲器相連的存儲器接口電路，供客戶使用，外部存儲器可選擇串行FLASH芯片：SST25VF080B，該芯片存儲容量為8Mbit，具有增強型控制指令，可以實現(xiàn)50MHz的高速讀指令，大大提高了FLASH芯片的讀取速度。

通信電路16用于母板及子板之間的通信。

為了滿足大多數(shù)用戶的需求，母板的通信電路包含了工業(yè)上最常用的6種通信方式：一路ARINC429、一路RS422、一路RS232、一路RS485、一路以太網(wǎng)以及一路CAN總線。

具體的，ARINC429通信接口電路的接收芯片選用型號為HI-8591PSI的接口芯片，工作溫度-40℃～+85℃，片內(nèi)集成1路接收端，該芯片體積小貨源穩(wěn)定，其接口電平支持3.3VTTL，可省去電平轉(zhuǎn)換電路；驅(qū)動芯片選用型號為HI-8596PSI的接口芯片，工作溫度-40℃～+85℃，片內(nèi)集成1路發(fā)送端，滿足設計需求。RS422通信接口芯片現(xiàn)采用HI-4851PSI，芯片在物理層上采用全雙工的差分信號傳輸，以提高抗干擾能力。工作溫度-40℃～+85℃，數(shù)據(jù)傳輸率達到2.5MHz。該芯片支持3.3VTTL供電，故可省去電平轉(zhuǎn)換芯片。RS232通信接口芯片現(xiàn)采用MAX2322EIPW，芯片在物理層上采用全雙工的單端信號傳輸。工作溫度-40℃～+85℃，數(shù)據(jù)傳輸率為250kbit/s，滿足硬一般應用場合下波特率的需求，芯片支持3.3VTTL電平。RS485通信接口芯片選擇MAX485，該芯片在物理層上采用的是半雙工的差分信號傳輸，以提高抗干擾能力，工作溫度-40℃～+85℃。該芯片為5VTTL供電，故需加電平轉(zhuǎn)換芯片。以太網(wǎng)通信協(xié)議解析采用PHY+FPGA的實現(xiàn)方式，物理層使用PHY芯片進行串并轉(zhuǎn)換，并口輸出直連到協(xié)處理器，由協(xié)處理器完成TCP/IP協(xié)議解析。網(wǎng)絡PHY選用88E1111芯片，該收發(fā)器支持10M/100M/1000M網(wǎng)絡互連，可為系統(tǒng)開發(fā)提供一個穩(wěn)定可考、成本低廉的優(yōu)質(zhì)網(wǎng)絡解決方案。CAN總線通信硬件電路主要包括MCU、控制器和總線收發(fā)器，本設計中控制器采用成熟的SJA1000控制器，完成CAN通信協(xié)議解析。CAN總線收發(fā)器選用PCA82C250非隔離芯片，該芯片SOIC8封裝，體積小，價格便宜，支持ISO11891標準，最高數(shù)據(jù)速率達1MBd，工作溫度-40℃～+125℃。

如圖4所示，DSP子板21包含一片DSP處理器，用于自動生成DSP代碼且將所述DSP代碼向DSP處理器進行部署。

具體的，DSP處理器為TMS320F28335的DSP處理器。

需要說明的是，DSP子板21包含一片DSP處理器，用于實現(xiàn)自動代碼生成向DSP部署的功能；使用DSP自動代碼生成的應用中，DSP作為主處理器需要完成控制算法的實現(xiàn)。在一般地電機控制系統(tǒng)中會選擇使用F28系列的處理器，為了能滿足更多各戶的需求，兼顧不用應用場合下使用不同系列的DSP處理器型號，采用DSP子板的方式與母板互聯(lián)。平臺系統(tǒng)也可以選用TMS320F28335的DSP處理器，該芯片具有150MHz的高速處理能力，具備32位浮點處理單元，4個DMA通道支持ADC、McBSP和EMIF，同時具有12位16通道ADC。得益于其浮點運算單元，用戶可快速編寫控制算法而無需在處理小數(shù)操作上耗費過多的時間和精力，從而簡化軟件開發(fā)，縮短開發(fā)周期，降低開發(fā)成本。

如圖4所示，驅(qū)動子板22包括功率驅(qū)動電路、電平轉(zhuǎn)換電路和相電流母線電壓采集電路，其中：功率驅(qū)動電路用于產(chǎn)生驅(qū)動電機的功率信號；相電流母線電壓采集電路用于相電流和母線電壓的采集；電平轉(zhuǎn)換電路用于電平轉(zhuǎn)換。

具體的，驅(qū)動子板22包含功率驅(qū)動部分用于產(chǎn)生驅(qū)動電機的功率信號，以及相電流和母線電壓的采集功能；驅(qū)動子板22包含驅(qū)動功能和相電流采集功能以及電平轉(zhuǎn)換電路。驅(qū)動部分主要實現(xiàn)輸出PWM信號的功率放大，同時為電流閉環(huán)的實現(xiàn)提供輸入反饋，將電機相電流通過調(diào)理電路和采樣電路后傳輸給控制電路部分。

在本實施例中，平臺系統(tǒng)選用三相直流電機驅(qū)動芯片，例如：DRV8332型號的驅(qū)動芯片，支持直流無刷電機和永磁同步電機，片內(nèi)可持續(xù)驅(qū)動電流8A，峰值驅(qū)動電流達13A，PWM頻率最高可達500kHz，芯片內(nèi)置過流保護，欠壓保護和過溫保護等，各項指標均滿足要求。

具體的，如圖4所示，反饋子板23用于采集包含與電機相連的霍爾傳感器接口電路、增量編碼器接口電路、絕對編碼器接口電路和/或旋轉(zhuǎn)變壓器接口電路的反饋量。

增量編碼器接口電路，對一些電機控制系統(tǒng)電機端會接有增量編碼器，一般地，增量編碼器輸出信號為三對差分信號：A、/A，B、/B和Z、/Z，供電為+5VTTL，故硬件上使用四通道差分轉(zhuǎn)單端芯片，單端信號經(jīng)過電平轉(zhuǎn)換為3.3V與協(xié)處理器相連，再通過協(xié)FPGA的I/O管腳直連到主FPGA處理器或DSP處理器。

絕對編碼器接口電路，對于BISS/SSI接口的絕對編碼器物理層協(xié)議采用RS422差分信號傳輸，故通信接口芯片采用HI-4851PSI。通信協(xié)議解析由協(xié)處理器完成，主處理器通過協(xié)處理器完成對編碼器的寄存器配置以及位置反饋信息的讀取，協(xié)處理器通過總線的方式完成編碼器與主處理器之間的通信。

霍爾傳感器接口電路，有些電機會自帶霍爾單元，一般地，霍爾輸出5V單端電平信號。平臺擁有1路三相霍爾采集功能，電路將5V電平經(jīng)電平轉(zhuǎn)換芯片轉(zhuǎn)換成3.3V信號，并輸入至協(xié)處理器，由協(xié)處理器送至主FPGA/DSP處理器。

旋轉(zhuǎn)變壓器接口電路，實現(xiàn)RDC旋變功能，對于使用旋轉(zhuǎn)變壓器作為位置反饋的伺服控制系統(tǒng)，需要使用RDC對旋變輸出的信號進行解碼，RDC將模擬信號解算成數(shù)字信號反饋給控制器，平臺包含兩種方案：可支持單通道和雙通道旋變兩種，激磁頻率支持2K～20K,幅值為7V有效值。

本發(fā)明中母板采用主處理器和協(xié)處理器的架構(gòu)，具體可以實現(xiàn)如下功能：支持基于主FPGA處理器12的自動代碼生成電路；讀取反饋子板23和驅(qū)動子板22輸出的角度信息和電流信息；RS422/RS232/RS485通信電路電平轉(zhuǎn)換以及UART(通用異步收發(fā)傳輸器，Universal Asynchronous Receiver/Transmitter)功能；ARINC429通信電路電平轉(zhuǎn)換及通信協(xié)議解析功能；CAN總線接口電平轉(zhuǎn)換及協(xié)議解析功能；以太網(wǎng)通訊功能；A/D(16bit)模擬量采集電路功能；D/A數(shù)字量電平轉(zhuǎn)化及輸出接口電路；12路PWM控制信號電平轉(zhuǎn)換及輸出；同步串口通信(RS422電平)；FLASH存儲功能；電源轉(zhuǎn)換、分配功能。

根據(jù)上述提供的自動代碼生成加載平臺系統(tǒng)，用戶可以通過三種方法實現(xiàn)控制律的開發(fā)驗證：第一種是僅使用DSP的自動代碼生成功能實現(xiàn)；第二種是僅使用FPGA處理器的自動代碼生成功能實現(xiàn)；第三種為使用DSP處理器和FPGA處理器交互開發(fā)實現(xiàn)，如使用DSP處理器實現(xiàn)位置環(huán)和速度環(huán)，使用FPGA處理器實現(xiàn)電流環(huán)和逆變功能。用戶可自由選擇上述三種方法中的任何一種來驗證自己的控制算法。

用戶可以在Matlab/Simulink通過調(diào)用軟件集成的對應器件所支持的庫及模塊，開發(fā)完自己的算法，通過功能仿真后，通過自動代碼生成方式，生成對應器件的工程及可執(zhí)行文件，通過上位機與平臺的通信接口下載到平臺上的目標器件DSP處理器和FGPA處理器中進行模型的功能驗證。

DSP處理器和主FPGA處理器執(zhí)行剛下載的程序產(chǎn)生PWM等控制信號，經(jīng)過堆棧連接器傳給母板上的協(xié)FPGA處理器進而再通過堆棧連接器傳遞給驅(qū)動子板，完成信號的功率放大后控制電機正常運轉(zhuǎn)；同時與電機和負載相連的各種反饋量通過反饋子板進行采集后，經(jīng)協(xié)FPGA處理器處理后傳遞至主FPGA處理器和DSP處理器，完成系統(tǒng)的閉環(huán)控制。

用戶可通過選定的通信接口與上位機進行通信，傳輸控制指令和參數(shù)，從而控制真實電機的正常運動，上位機通過接收平臺反饋的各種信息完成繪圖和統(tǒng)計，用戶可根據(jù)反饋的信息及電機實際運行效果，修改算法中的各個參數(shù)來調(diào)整控制律的控制效果，從而達到功能及性能的綜合驗證。

綜上所述，本發(fā)明公開一種自動代碼生成加載平臺系統(tǒng)，包括：母板和子板，所述母板在下，所述子板在上，其中：母板包括兩片現(xiàn)場可編程門陣列FPGA處理器和電源模塊，其中一片主FPGA處理器用于自動生成FPGA代碼且將FPGA代碼向主FPGA處理器進行部署，另一片協(xié)FPGA處理器用于接口處理，電源模塊將外部提供的直流電壓進行電源轉(zhuǎn)換，轉(zhuǎn)換成各級低壓電源；子板包括數(shù)字信號處理DSP子板、驅(qū)動子板和反饋子板；母板分別與DSP子板、驅(qū)動子板和反饋子板通過堆棧連接器獨立互聯(lián)。本發(fā)明在單一DSP自動代碼生成的方式下增加了FPGA自動代碼生成功能，兩者可以獨立或協(xié)同工作，方式靈活，組合使用時資源充足，無需采用專用的板卡進行實物仿真，實現(xiàn)了為后續(xù)真實硬件設計提供參考。

對于本領域的一般技術(shù)人員，依據(jù)本發(fā)明的思想，在具體實施方式及應用范圍上均會有改變之處。綜上所述，本說明書內(nèi)容不應理解為對本發(fā)明的限制。

對所公開的實施例的上述說明，使本領域?qū)I(yè)技術(shù)人員能夠?qū)崿F(xiàn)或使用本發(fā)明。對這些實施例的多種修改對本領域的專業(yè)技術(shù)人員來說將是顯而易見的，本文中所定義的一般原理可以在不脫離本發(fā)明的精神或范圍的情況下，在其它實施例中實現(xiàn)。因此，本發(fā)明將不會被限制于本文所示的這些實施例，而是要符合與本文所公開的原理和新穎特點相一致的最寬的范圍。