本技術(shù)涉及集成電路，更具體地，涉及一種帶隙基準(zhǔn)電路。

背景技術(shù)：

1、帶隙基準(zhǔn)(bandgap?voltage?reference，簡(jiǎn)稱(chēng)bandgap)電路能夠利用正溫度系數(shù)電壓與負(fù)溫度系數(shù)電壓的抵消實(shí)現(xiàn)與溫度無(wú)關(guān)的電壓基準(zhǔn)。由于帶隙基準(zhǔn)電路輸出的帶隙電壓十分穩(wěn)定，且基本不會(huì)受到電源、工藝、溫度的不確定性影響，因而在集成電路中得到了廣泛的應(yīng)用。

2、現(xiàn)有技術(shù)中，為了實(shí)現(xiàn)對(duì)于帶隙基準(zhǔn)電路提供較為穩(wěn)定的電源，通常會(huì)在帶隙基準(zhǔn)電路的上游提供相應(yīng)的電源預(yù)穩(wěn)壓電路。并且，這類(lèi)電路會(huì)基于帶隙基準(zhǔn)模塊的反饋來(lái)實(shí)現(xiàn)電壓的調(diào)節(jié)，從而將不夠穩(wěn)定的電源電壓調(diào)節(jié)為相對(duì)較為穩(wěn)定的電壓，以進(jìn)一步提升帶隙基準(zhǔn)電路的精度。然而，在這類(lèi)帶隙基準(zhǔn)電路中，當(dāng)輸入電壓或電源電壓低到不足以使帶隙基準(zhǔn)建立時(shí)，帶隙基準(zhǔn)電路反饋給電源預(yù)穩(wěn)壓電路的信號(hào)狀態(tài)不夠穩(wěn)定，容易使得電源預(yù)穩(wěn)壓電路的輸出管的輸出電流過(guò)大，繼而使得帶隙基準(zhǔn)電壓出現(xiàn)過(guò)沖，這就會(huì)導(dǎo)致后級(jí)電路出現(xiàn)邏輯錯(cuò)誤或者誤檢測(cè)等問(wèn)題。

3、目前，常用的解決方案是在帶隙基準(zhǔn)電路中設(shè)計(jì)檢測(cè)電路、反饋電路和過(guò)沖抑制電路來(lái)解決輸出過(guò)沖的問(wèn)題。這種方案雖然可以很好地抑制帶隙基準(zhǔn)電路的輸出過(guò)沖，但是這種方式的電路結(jié)構(gòu)通常比較復(fù)雜，需要設(shè)計(jì)額外的檢測(cè)電路、反饋電路和抑制電路，增加了芯片的面積和功耗。并且，需要保證形成比較閾值的電路在工藝、溫度和電壓等條件下變化不大，否則在正常工作條件下可能出現(xiàn)錯(cuò)誤抑制輸出的情況，影響電路的正常工作。

技術(shù)實(shí)現(xiàn)思路

1、鑒于上述問(wèn)題，本實(shí)用新型的目的在于提供一種帶隙基準(zhǔn)電路，可以降低帶隙基準(zhǔn)電路建立過(guò)程中帶隙基準(zhǔn)電壓的過(guò)沖，提高電路的穩(wěn)定性、可靠性和性能。

2、根據(jù)本實(shí)用新型的一方面，提供一種帶隙基準(zhǔn)電路，包括：電源預(yù)穩(wěn)壓模塊，連接于電源端和接地端之間，被配置為根據(jù)來(lái)自電源端的電源電壓生成次級(jí)電源電壓，并經(jīng)由第一節(jié)點(diǎn)進(jìn)行輸出；帶隙基準(zhǔn)核心模塊，連接于所述第一節(jié)點(diǎn)和所述接地端之間，被配置為生成帶隙基準(zhǔn)電壓，并經(jīng)第二節(jié)點(diǎn)處向所述電源預(yù)穩(wěn)壓模塊提供反饋；以及分壓模塊，連接于所述第一節(jié)點(diǎn)和所述接地端之間，并與所述帶隙基準(zhǔn)電壓連接，其中，所述電源預(yù)穩(wěn)壓模塊包括：第一晶體管、第二晶體管、輸出晶體管以及反饋晶體管，其中，所述第一晶體管和所述第二晶體管串聯(lián)連接在所述電源端和所述接地端之間，所述第一晶體管的控制端與第一偏置電壓連接，所述第二晶體管的控制端與第二偏置電壓連接，所述輸出晶體管的第一端與所述電源端連接，所述輸出晶體管的控制端與所述第一晶體管和所述第二晶體管的中間節(jié)點(diǎn)連接，所述輸出晶體管的第二端與所述第一節(jié)點(diǎn)連接，所述反饋晶體管的第一端與所述第一節(jié)點(diǎn)連接，所述反饋晶體管的控制端與所述第二節(jié)點(diǎn)連接，所述反饋晶體管的第二端與所述第一晶體管和所述第二晶體管的中間節(jié)點(diǎn)連接，其中，所述帶隙基準(zhǔn)電路還包括：鉗位晶體管，所述鉗位晶體管的第一端與所述第一節(jié)點(diǎn)連接，所述鉗位晶體管的控制端和第二端與所述輸出晶體管的控制端連接。

3、可選地，所述分壓模塊包括：串聯(lián)連接于所述第一節(jié)點(diǎn)和所述接地端之間的第一電阻器和第二電阻器，所述第一電阻器和所述第二電阻器的中間節(jié)點(diǎn)與所述帶隙基準(zhǔn)電壓連接。

4、可選地，所述帶隙基準(zhǔn)核心模塊包括：串聯(lián)連接于所述第一節(jié)點(diǎn)與接地端之間的第三電阻器、第三晶體管、第四晶體管、第四電阻器以及第五電阻器；串聯(lián)連接于所述第一節(jié)點(diǎn)與所述第四電阻器和所述第五電阻器的中間節(jié)點(diǎn)之間的第六電阻器、第五晶體管以及第六晶體管，其中，所述第三晶體管和所述第五晶體管的控制端彼此連接且連接至所述第三晶體管的第二端以構(gòu)成電流鏡結(jié)構(gòu)，所述第四晶體管和所述第六晶體管的控制端作為所述帶隙基準(zhǔn)電壓的輸出端，所述第二節(jié)點(diǎn)位于所述第五晶體管和所述第六晶體管之間。

5、可選地，所述第一晶體管、所述輸出晶體管以及所述反饋晶體管為pmos管，所述第二晶體管為nmos管。

6、可選地，所述鉗位晶體管為pmos管。

7、可選地，所述第三晶體管和所述第五晶體管為pmos管，所述第四晶體管和所述第六晶體管為npn三極管。

8、綜上所述，本實(shí)用新型提供的帶隙基準(zhǔn)電路通過(guò)采用鉗位晶體管在電源端的電源電壓較低時(shí)對(duì)電源預(yù)穩(wěn)壓模塊中的輸出晶體管的柵極電壓進(jìn)行鉗位，以減小輸出晶體管在電路剛建立時(shí)對(duì)預(yù)穩(wěn)壓節(jié)點(diǎn)的充電電流，繼而降低電路中的預(yù)電源電壓和帶隙基準(zhǔn)電壓的過(guò)沖，從而可以減少電路的啟動(dòng)時(shí)間、降低功耗以及提高輸出電壓的精度，有利于提高帶隙基準(zhǔn)電路的穩(wěn)定性、可靠性和性能。此外，根據(jù)本實(shí)用新型的帶隙基準(zhǔn)電路的電路結(jié)構(gòu)簡(jiǎn)單，不會(huì)顯著增大帶隙基準(zhǔn)電路的面積。

技術(shù)特征：

1.一種帶隙基準(zhǔn)電路，其特征在于，包括：

2.根據(jù)權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于，所述分壓模塊包括：

3.根據(jù)權(quán)利要求2所述的帶隙基準(zhǔn)電路，其特征在于，所述帶隙基準(zhǔn)核心模塊包括：

4.根據(jù)權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于，所述第一晶體管、所述輸出晶體管以及所述反饋晶體管為pmos管，所述第二晶體管為nmos管。

5.根據(jù)權(quán)利要求1所述的帶隙基準(zhǔn)電路，其特征在于，所述鉗位晶體管為pmos管。

6.根據(jù)權(quán)利要求3所述的帶隙基準(zhǔn)電路，其特征在于，所述第三晶體管和所述第五晶體管為pmos管，所述第四晶體管和所述第六晶體管為npn三極管。

技術(shù)總結(jié)
本技術(shù)公開(kāi)了一種帶隙基準(zhǔn)電路，包括電源預(yù)穩(wěn)壓模塊、分壓模塊、帶隙基準(zhǔn)核心模塊以及鉗位晶體管，通過(guò)采用鉗位晶體管在電源端的電源電壓較低時(shí)對(duì)電源預(yù)穩(wěn)壓模塊中的輸出晶體管的柵極電壓進(jìn)行鉗位，以減小輸出晶體管在電路剛建立時(shí)對(duì)預(yù)穩(wěn)壓節(jié)點(diǎn)的充電電流，繼而降低電路中的預(yù)電源電壓和帶隙基準(zhǔn)電壓的過(guò)沖，從而可以減少電路的啟動(dòng)時(shí)間、降低功耗以及提高輸出電壓的精度，有利于提高帶隙基準(zhǔn)電路的穩(wěn)定性、可靠性和性能。

技術(shù)研發(fā)人員：董麗然,王歡,于翔
受保護(hù)的技術(shù)使用者：駿盈半導(dǎo)體（上海）有限公司
技術(shù)研發(fā)日：20240422
技術(shù)公布日：2025/1/2