專利名稱:可進行快速芯片內(nèi)電壓產(chǎn)生的集成電路和集成電路存儲器的制作方法
技術領域：
本發(fā)明涉及用于在芯片內(nèi)產(chǎn)生不是提供到這個芯片的一個電源電壓范圍內(nèi)的一個電壓的芯片內(nèi)電壓產(chǎn)生技術；更特別地，涉及在低功率存儲器器件，如閃存，掩模ROM，和SRAM上產(chǎn)生字電壓，其中供電電壓可能比用于讀取存儲器內(nèi)數(shù)據(jù)所需要的讀取電壓低。
背景技術：
過去所制造的集成電路的工作電壓一般是5伏，其電壓波動范圍為+/-10％。當然，也可以使用其它類型的供電電壓。目前很多應用的需求是，設計能夠工作在較低供電電壓范圍內(nèi)的集成電路。一般來說，低的供電電壓能夠對這些器件進行低功率操作，并且在小型設備中容易使用電池進行供電。例如，已經(jīng)在作為一個標準的一個低供電電壓已經(jīng)被規(guī)定為在大約2.7V到3.6V內(nèi)進行工作。其它更低的供電電壓標準也正在開發(fā)中。
但是，為了某些目的，經(jīng)常設計芯片內(nèi)電路來工作在更高的電壓。例如，在存儲器器件中，例如閃存，向存儲器單元提供一個門電壓的字線通常被設計成工作在4V或者更高的讀取電壓。這樣，低電源電壓就不足以直接向一個芯片提供足夠高的、能夠驅動字線的電壓。通過在集成電路中包括電荷泵或者其它電壓供電提升器來在芯片上提供更高的工作電壓，就可以解決這個問題。例如，見美國專利No.5,511,020，題為“BOOSTED REGULATED POWER SUPPLY WITH REFERENCETRACKING FOR MULTI-DENSITY ANDLOW VOLTAGE SUPPLYMEMORIES”。這個′026專利描述了具有被構造成提供比供電電壓更高的字線電壓的電荷泵的一個集成電路存儲器。另外，這個′026專利描述了使用芯片內(nèi)電荷泵來向多電平/存儲器器件提供多個字線電壓，以使與使用一個標準供電電壓而正?？梢垣@得的工作容限相比，能夠在存儲器單元狀態(tài)之間獲得更大的工作容限。
與現(xiàn)有技術中對用于這些目的的芯片內(nèi)電荷泵相關的一個問題在于難以產(chǎn)生一個被很好整流的輸出電平而又不犧牲速度。在每單元多個電平的存儲器器件中，或者對讀取電壓的工作容限很小的低電壓器件來說，整流很好的電平特別重要。但是，能夠進行快速地讀取也是所希望的。將一個電荷泵輸出建立到一個整流很好的電平所需要的時間通常會對一個讀取操作，或者需要一個電荷泵所產(chǎn)生的輸出進行操作的其它操作，產(chǎn)生一個大的延遲。

發(fā)明內(nèi)容
所以，希望能夠提供一個芯片內(nèi)電壓供電電路，以用于集成電路，并能夠對芯片內(nèi)電壓提供更精確的控制，并且能夠進行快速的操作。
本發(fā)明提供了一個集成電路，其電源輸入端用于接收在一預規(guī)定電壓范圍內(nèi)的供電電壓，并且在這個集成電路上包括使用比這個預規(guī)定電壓范圍高的芯片內(nèi)電壓的部件，這個集成電路包括一個電壓提升電路，被連接到這個供電電壓輸入和被連接到一個提升信號，這個提升電路能夠對這個提升信號的跳變作出響應，提升這個集成電路上一個節(jié)點上的芯片內(nèi)電壓，并且包含一或多個級，具有相應電容器和驅動電路，所述電容器具有連接到集成電路上的節(jié)點的第一端子，并且具有第二端子，而所述驅動電路連接到電容器的第二端子；這個電壓提升電路具有至少一個級，其第一模式是，對這個跳變作出響應，使能級中的驅動電路，從而以第一提升速率提升芯片內(nèi)電壓，直到第一閾值，其第二模式是，使能級中的驅動電路以便在達到這第一閾值后，以第二提升速率提升芯片內(nèi)電壓，直到第二閾值，并且在接近第二閾值時停止提升，其中第二提升速率比第一提升速率低；和一個檢測電路，被連接到這個集成電路上接收這個芯片內(nèi)電壓的節(jié)點，并且也被連接到這個電壓提升電路，這個檢測電路向這個電壓提升電路發(fā)信號表示何時這個節(jié)點達到第一閾值，也向這個電壓提升電路發(fā)信號表示何時這個節(jié)點達到第二閾值。
根據(jù)本發(fā)明的一個方面，集成電路包括一個存儲器單元陣列；多個字線，連接到這個陣列中存儲器單元行；多個位線，連接到這個陣列中存儲器單元的列；一組字線驅動器，被連接到多個字線，這個字線驅動在這個集成電路上的一個節(jié)點的被選擇字線上驅動一個字線電壓，這個字線電壓比供電電壓輸入預規(guī)定范圍高；邏輯，檢測到這個集成電路上的一個事件，產(chǎn)生一個提升信號的一個跳變；其中所述節(jié)點連接到所述字線驅動器。
本發(fā)明還提供了一個集成電路存儲器，具有一個用于接收在一預規(guī)定電壓范圍內(nèi)的供電電壓的電源輸入端，包括一個存儲器單元陣列；至少一個地址輸入；多個字線，連接到這個陣列中存儲器單元行；多個位線，連接到這個陣列中存儲器單元的列；一組字線驅動器，被連接到多個字線，這個字線驅動在這個集成電路上的一個節(jié)點的被選擇字線上驅動一個字線電壓，這個字線電壓比供電電壓輸入預規(guī)定范圍高；
邏輯，檢測到這個集成電路上的一個事件，對至少一個地址輸入上的變化作出響應，產(chǎn)生一個預充電信號，在這個預充電信號后產(chǎn)生一個提升信號的第一跳變，在這第一跳變后產(chǎn)生這個提升信號的第二跳變，其中這第一和第二預充電電路對這個預充電信號作出響應；一個電壓提升電路，被連接到這個供電電壓輸入，并且接收這個提升信號，這個電壓提升電路提升在這個集成電路上的節(jié)點上的字線電壓，這個電壓提升電路包括第一級，包括具有第一和第二端子的第一電容器，具有連接到這個電容器的第二端子的一個陽極和連接到這個集成電路上的節(jié)點的陰極的一個二極管，并且一個驅動器被連接到這個電容器的第一端子，并且向這個第一電容器提供第一跳變信號；和第二級，包括具有連接到這個集成電路上的節(jié)點的第一端子的第二電容器，這第二電容器具有第二端子，第二驅動器被連接到這個邏輯和被連接到這第二電容器的第二端子，并且通過以第一速率提供電流直到達到第一閾值，以第二速率提供電流直到達到第二閾值，這個第二驅動器向這個電容器的第二端子提供提升信號的第二跳變，其中這第一閾值是在第二跳變后比5納秒少的時間內(nèi)達到的，第二速率比第一速率低；第一預充電電路，連接到這個二極管的陽極的，和連接到這個節(jié)點的一第二預充電電路，在第一跳變信號以前，這個第二預充電電路將這第二電容器的第一端子和這個節(jié)點預充電到一個啟動電壓；和一個檢測電路，被連接到這個集成電路上接收這個芯片內(nèi)電壓的節(jié)點，并且也被連接到這個電壓提升電路。這個檢測電路向這個電壓提升電路發(fā)信號表示何時這個節(jié)點達到這第一閾值，向這個電壓提升電路發(fā)信號表示何時這個節(jié)點達到這第二閾值；其中這個檢測電路包括第一檢測器，連接到這個節(jié)點，在這個節(jié)點達到第一閾值的一第一時間間隔內(nèi)向這個電壓提升電路提供一第一控制信號，在這第一時間間隔內(nèi)，這個電壓提升電路繼續(xù)以第一速率進行提升；和第二檢測器被連接到這個節(jié)點，并且在這個節(jié)點達到第二閾值的一第二時間間隔內(nèi)向這個電壓提升電路提供一第二控制信號，在這個第二時間間隔內(nèi)，這個電壓提升電路繼續(xù)以第二速率進行提升，以使在這個節(jié)點的芯片內(nèi)電壓在第二時間間隔內(nèi)增加的電壓比在第一時間間隔內(nèi)所增加的電壓少。



可以根據(jù)這些圖，和后面的詳細描述與權利要求
書，更清楚本發(fā)明的其它方面與優(yōu)點。
圖1是包括根據(jù)本發(fā)明的芯片內(nèi)電壓提供電路的一個集成電路存儲器器件的一個框圖。
圖2是在圖1的系統(tǒng)中所使用的、本發(fā)明的字線提升電路的一個框圖。
圖3是用于描述本發(fā)明操作的一個時序圖。
圖4是根據(jù)本發(fā)明的提升電路的一個優(yōu)選實施方式的一個電路圖。
圖5是用于產(chǎn)生圖4的提升電路所使用的跳變信號的邏輯的一個電路圖。
圖6是與圖4的電路組合使用的一個電壓電平檢測器的一個電路圖。
圖7是圖4的電路所使用的一第二電壓電平檢測器的一個電路圖。
圖8是圖4的電路所使用的一個預充電電路的一個電路圖。
圖9是圖4的電路所使用的一第二預充電電路的一個電路圖。
具體實施方式
參考圖1-9，來詳細描述本發(fā)明的實施方式，其中圖1是包括用于產(chǎn)生讀取模式字線電壓的芯片內(nèi)電壓供電電路的一個閃存存儲器器件的一個概覽圖。這樣，圖1顯示了一個集成電路。這個集成電路包括被調節(jié)成接收一個供電電壓VDD的一個供電電壓輸入10。在一個示例性實施方式中，這個供電電壓是2.7到3.6V。另外，提供了一個地輸入11。其它輸入和輸出管腳被包括在這個集成電路上，包括地址輸入12，控制信號輸入例如一個芯片使能輸入13和一個輸出使能輸入14，和數(shù)據(jù)輸入/輸出管腳15。
這個集成電路包括一個閃存存儲器陣列16，包括浮柵晶體管，一個ROM單元陣列，例如掩模ROM單元，或者其它存儲器單元。陣列16包括多個用例如箭頭17所表示的字線。字線被一個字線解碼器所驅動，這個字線解碼器包括多個部分，包括字線解碼器部分0，字線解碼器部分1，字線解碼器部分2，字線解碼器部分3，字線解碼器部分4，字線解碼器部分5，字線解碼器部分6，字線解碼器部分7，在這個示例中。另外，一個列解碼器和數(shù)據(jù)輸入/輸出電路18被連接到陣列16中用箭頭19所表示的多個位線。這個列解碼器18和這字線解碼器20被從地址輸入12所接收的地址所控制。這個地址的特征是在線21上包括行地址，在線22上包括列地址，它們分別驅動字線解碼器20與列解碼器18。另外，一個字線預解碼器23被包括并且被連接到地址線12。這個字線預解碼器在線24上產(chǎn)生選擇控制信號SEL(0-7)，這些選擇控制信號分別被提供到字線解碼器部分0-7。在這個示例中，線12上的地址的行地址部分的高3個比特被用于控制字線預解碼器23，并且從字線解碼器20中選擇一特定的字線解碼器部分。
模式邏輯26被包括在芯片內(nèi)。這個模式邏輯26接收線13與14上的芯片使能與芯片選擇信號，和其它信號以控制閃存存儲器的操作模式。閃存存儲器包括一個讀取模式，一個編程模式，一個擦除模式，和其它滿足編程與擦除模式的一特定實施方式的模式。線40上的一個讀取控制信號被模式邏輯26所產(chǎn)生。編程與擦除模式字線電壓泵浦28被包括在芯片內(nèi)。對讀取模式來說，一個讀取模式字線電壓提升電路29被包括在芯片內(nèi)。根據(jù)本發(fā)明，這個讀取模式字線電壓提升電路29包括一個快速的、多級的提升電路。這個讀取模式字線電壓提升電路29的輸出包括線30上的一個字線電壓AVX(0-7)，分別用于相應的字線解碼器部分。根據(jù)本發(fā)明，讀取模式字線電壓提升電路29對AVX30的電平作出響應。另外，這個讀取模式字線電壓提升電路29對地址跳變檢測電路33作出響應。這個地址跳變檢測電路33在線35上產(chǎn)生一個信號，以表示地址的變化。
這樣，如圖1所顯示的，本發(fā)明用于一個閃存存儲器器件的讀取模式的字線電壓產(chǎn)生。本發(fā)明特別適合用于范圍例如為2.7到3.6V的低供電電壓的閃存存儲器。本發(fā)明也適合于ROM陣列，和其它需要在一個節(jié)點提升電壓的器件，例如這個集成電路上的節(jié)點30。
圖2提供了根據(jù)本發(fā)明的一個字線電壓提升電路的一個示意圖框圖。這個電路包括一個地址變化檢測電路200，它接收作為輸入的、集成電路上的地址，在線201上產(chǎn)生作為輸出的、一個地址變化檢測信號ATD，在線202上產(chǎn)生一第一地址變化檢測脈沖ATD1ST，和在線203上產(chǎn)生一第二地址變化檢測脈沖ATD2ND。線203上的這第二脈沖ATD2ND被連接到一第一級提升驅動器和包括一個泵浦電容器C1的邏輯模塊204。這個泵浦電容器被連接到二極管205的陽極。二極管205的陰極被連接到產(chǎn)生電壓AVX的節(jié)點206。一第二級提升驅動器和邏輯模塊207也被連接到接收線203上的脈沖ATD2ND和接收線201上的地址變化檢測信號ATD。第二級模塊207的輸出將線208上的一個提升信號提供到一個電容器C2。這個電容器的一第二端子被連接到節(jié)點206，并且分別在線211上產(chǎn)生一第一控制信號CT1和在線212上產(chǎn)生一第二控制信號CT1SP。這些信號被提供到第二級模塊207，并且對線208上的提升信號的跳變作出響應而控制電容器C2的充電速率。
圖2中的字線電壓產(chǎn)生器也包括一第一預充電電路215和一第二預充電電路216。這第一和第二預充電電路215，216將二極管205的陽極和節(jié)點206預充電到靠近供電電壓的一個電平，以便于實現(xiàn)提升過程?？刂菩盘?，包括線217上的一個芯片使能CEL信號，線218上的一個使能準備好信號ENRDYB，和線219上的一個使能地址變化檢測信號ENATD被提供到這些預充電電路。另外，這些預充電電路對線202上的第一地址變化脈沖ATD1ST信號作出響應。
圖3是這個地址變化檢測信號和節(jié)點206上的AVX信號的電平的一個時序圖。
圖3中，輸入到這個地址變化檢測信號的地址被用軌跡300所表示。線201上的地址變化檢測信號用軌跡301所表示，第一地址變化檢測脈沖ATD1ST被用軌跡302所表示，并且第二地址變化檢測脈沖被用軌跡303所表示。節(jié)點206上的電壓AVX的電平被用軌跡304所表示。
在這個示例中，線304上的AVX信號的電平從如點310所表示的、大約供電電壓電平VDD開始。在時間311，在這個集成電路的輸入上的地址改變。這促使在時刻311，一個地址變化檢測信號跳變到一個高電平狀態(tài)，并且在時刻312，跳變到一個低電平狀態(tài)。線301上時刻311與312之間的ATD的間隔大約是20納秒，在這個示例中。這個地址變化檢測電路200產(chǎn)生一在時刻311開始而在時刻312結束的一第一脈沖，如線302上的ATD1ST信號所表示的。這個ATD2ND信號在時刻313跳變到高電平狀態(tài)，在時刻314變化到低電平狀態(tài)，時刻314靠近時刻312。
節(jié)點AVX的提升從時刻311的ATD1ST脈沖所促使的預充電開始。在圖3的軌跡304中，這個預充電不反映出AVX信號的任何電平變化。但是，如果在ATD信號以前，這個AVX信號沒有被預充電到VDD電平，然后，其電平將被提升到靠近VDD。這個預充電電路也預調節(jié)電容器C1以提升到高于VDD的電平。
在時刻313，ATD2ND信號的上升沿，第一級提升泵浦促使電容器C1上的一個跳變。這將二極管205的陽極提升到節(jié)點206的電平，并且包括AVX信號的一個增加，如在時刻313和312之間區(qū)域315所表示的。
在時刻312，在ATD信號的下降沿，第二級泵浦在時刻312后面的軌跡304的陡峭區(qū)域316中，使提升信號208高速跳變。在時刻317，電壓電平檢測器B 210檢測到這個AVX信號已經(jīng)越過了一第一閾值。這促使第二級泵浦切換到一個較低的提升速率，如恰在時刻317后面的軌跡304的區(qū)域319所表示的。
在時刻318，電平檢測器A 209檢測到這個電壓電平AVX已經(jīng)達到了一最終閾值，并且在線211上產(chǎn)生控制信號CT1。這促使第二級泵浦207的提升速度停止下來。
在這個示例中，在時刻312與時刻317之間的快速提升間隔比2納秒少，或者比大約5納秒少。在時刻317與時刻318的軌跡319期間的較低提升速率間隔比大約10納秒少，或者比大約20納秒少。
總的來說，間隔319期間的較低提升速率允許反饋電路有更多的時間來對AVX信號的最終電平有更精確的控制。在間隔316期間的快速提升速率大大加速了提升過程，而沒有犧牲截止電平的準確性。
圖4，5，6，7，8和9提供了本發(fā)明一個優(yōu)選實施方式中電壓提升電路的一個詳細電路圖。圖4顯示了第一級泵浦和第二級泵浦。這第一級泵浦接收在線400上的第二脈沖ATD2ND。這個信號通過反相器401，反相器402，反相器403，和反相器404被提供到電容器C1的一第一端子。這樣，在線400上的脈沖ATD2ND的上升沿，在電容器C1的第一端子上的信號從一個低電平值變化到一個高電平值。電容器C1的第二端子被連接到二極管405的陽極。二極管405的陰極被連接到產(chǎn)生AVX電壓的節(jié)點406。
第二級泵浦包括線400上的第二脈沖ATD2ND和線410上的地址變化檢測信號ATD。這些信號被作為輸入提供到一個或非門411，這個或非門411向一個反相器412提供輸入。反相器412的輸出被提供到一個置位-復位SR鎖存器413的復位輸入，并且作為一個或非門414的一個輸入。一個有效低芯片使能信號CEB 415被提供到SR鎖存器413的置位輸入。這個SR鎖存器的輸出是或非門414的一第二輸入?；蚍情T414的輸出驅動反相器416，這個反相器416又依次驅動反相器417。反相器417向反相器418和反相器419提供輸入。反相器419的輸出被連接到電容器420的一第一端子。電容器420的一第二端子被連接到N溝道晶體管421的源極。N溝道晶體管421的漏電極被連接到供電電壓VDD。晶體管421的柵極接收線422上的一個控制信號ENATD。另外，電容器420被連接到一個二極管423的陽極。二極管423的陰極被連接到節(jié)點406。在泵浦電路的工作期間，線422上的控制信號將二極管423的陽極拉高到供電電壓電平。這個電路包括反相器419，電容器420和晶體管421，這個晶體管421通過二極管423被連接到406，這個電路工作在一個預充電容量下。當這個ENATD信號是低電平時，CEB置位鎖存器413，促使反相器419的輸出產(chǎn)生變化。通過電容器420和二極管423，這將節(jié)點406提升到一個預充電電平，以幫助預充電功能。
當這個地址變化檢測使能信號是高電平時，通過反相器418來使能提升。反相器418驅動一個兩模式反相器425。這個兩模式反相器的輸出是線426上連接到一個電容器C2的一個提升信號。電容器C2的第二節(jié)點被提供到端子406。這個兩模式驅動器425具有連接到電流源電路的一個供電電壓端子，這個電流源電路包括晶體管428，429，430和431。在這個示例中，晶體管428和429包括其寬度為3微米，其長度為5微米的P溝道晶體管。在相應的二極管結構中，晶體管428和429的柵極和漏電極被連接到一起。晶體管的N勢阱被連接到它們相應的源。這些晶體管給驅動器425的供電電壓端子提供了一個弱上拉作用，以避免它浮動。
晶體管430和431建立對線426上提升信號的兩個提升速率。在這個示例中，晶體管430的寬度大約是晶體管431寬度的5分之一(例如，50微米)，其長度大約是5微米。晶體管430是一個P溝道晶體管，其控制信號CT1被連接到其柵極。晶體管431是一個P溝道晶體管，其控制信號CT1SP被連接到其柵極。晶體管431的寬度大約是晶體管430的5倍(例如，250微米)，其長度大約是0.5微米。這樣，晶體管431被CT1SP所控制，并且比被CT1所控制的晶體管430強得多。晶體管430和431的漏電極均被連接到驅動反相器425的供電電壓端子。當CT1和CT1SP均是低電平時，就在提升信號426中產(chǎn)生一個非?？斓奶嵘俾?，如在圖3軌跡304的時刻312和317之間的間隔316所表示的。當控制信號CT1SP變?yōu)楦唠娖綍r，晶體管431被關閉，并且提升速率大大降低，并且僅被晶體管430所驅動。這被表示在圖3軌跡304的時刻317和318之間的間隔319期間，較低的提升速率上。
節(jié)點426上的提升速率直接通過節(jié)點406上的電容器C2所反映，其方式如圖3的軌跡304。
晶體管430和431的柵極上的CT1和CT1SP控制信號被如圖6和7所顯示的電平檢測器所產(chǎn)生。這個ATD1ST脈沖和ATD2ND脈沖被圖5中所顯示的電路所產(chǎn)生。
圖8和9中所顯示的、用于在電路中建立提升操作的預充電電路被連接到這個提升電路。這第一預充電電路490被連接到二極管405的陽極。一第二充電電路491被連接到位于二極管405的陰極處的節(jié)點406。
ENRDYB，CEL，CEB，和ENATD控制信號是使用標準設計邏輯所產(chǎn)生的控制信號。
圖5中，ATD1ST和ATD2ND信號被產(chǎn)生，以對線500上的一個地址變化檢測ATD信號作出響應。例如，如共同申請的美國專利申請序列號No.08/751,513、題為“一個地址變化檢測電路”中所顯示的，這個ATD信號被產(chǎn)生，這個專利是1996年11月15日申請的，是被Yin Liu等人所發(fā)明的，在發(fā)明時該發(fā)明被發(fā)明人所有，目前，為該同一專利受讓人所有。在一個地址信號發(fā)生變化后，如圖3所顯示的，在這個優(yōu)選實施系統(tǒng)中，一個大約20納秒的ATD脈沖被產(chǎn)生。這個信號被施加到包括NAND門501和反相器502的一個單觸發(fā)電路。ATD信號線500的輸入被連接到反相器502的輸入，并且被連接到NADN門501的一個輸入。反相器502的輸出被連接到與非門501的第二個輸入。NAND門501的輸出被提供到一個反相器503。這個反相器503的輸出在線436上提供ATD1ST信號。這個ATD1ST信號被提供到包括反相器504和或非門505的一第二單觸發(fā)電路。這個ATD1ST信號被連接到反相器504的輸入，反相器504的輸出被連接到或非門505的一個輸入。另外，這個ATD1ST信號被連接到或非門505的第二輸入?；蚍情T505的輸出被連接到一個SR鎖存器506的置位輸入。另外，或非門505的輸出被連接到或非門507的一個輸入。或非門507的第二輸入是線500上的ATD信號?；蚍情T507的輸出被連接到這個SR鎖存器506的復位輸入。SR鎖存器506的輸出被連接到這個SR鎖存器506的復位輸入。SR鎖存器506的Q輸出被連接到反相器508，這個反相器508又依次驅動反相器509。反相器509的輸出是線400上的ATD2ND信號。
圖6中所顯示的第一電平檢測器產(chǎn)生這個CT1SP信號。圖7所顯示的第二電平檢測器產(chǎn)生CT1信號。CT1SP信號的觸發(fā)電平是AVX，它比CT1信號的觸發(fā)電平低。圖6中的這個檢測器被或非門600的輸出所使能，這個或非門600的輸入是線601上的CEB信號，線436上的ATD1ST信號，和線700上的CT1信號。或非門600的輸出通過反相器602被連接到晶體管603的柵極。另外，反相器600的輸出被連接到晶體管604的柵極。當或非門600的輸出是高電平時，晶體管604被打開，晶體管603被關閉，使能電平檢測器電路的操作。
這個電平檢測器電路包括一第一電流腳，它接收作為輸入的、來自節(jié)點406的AVX信號。這個節(jié)點被連接到P溝道晶體管605的源極和N勢阱。P溝道晶體管605的柵極和漏電極被連接到P溝道晶體管606的源極和N勢阱。晶體管606的柵極和漏電極被連接到晶體管604的漏電極。晶體管604的源極被連接到N溝道晶體管607的漏電極和柵極。N溝道晶體管607的源極被連接到地。
這個電平檢測器電流的第二電流腳包括連接到這個供電電 VDD的一第一節(jié)點。一個P溝道晶體管610和一個P溝道晶體管611的源極被連接到這個供電電壓。晶體管610的柵極和漏電極被連接到晶體管612的漏電極。晶體管611的柵極被連接到反相器613的輸出，反相器613的輸入是線614上的SBCTL1信號，這個SBCTL1信號是從反相器602的輸出提供的。這樣，當SBCTL1信號是高電平時，在晶體管611的柵極上的信號是低電平，使一個增加的電流流過這個電路。
晶體管612的源極被連接到地。晶體管612的柵極被連接到晶體管604的柵極，其連接方式是一個電流鏡像方式。另外，晶體管612的柵極和晶體管607的柵極被連接到晶體管603的漏電極。在晶體管612的漏電極上的節(jié)點NISP被作為輸入連接到一個反相器615。這個反相器615的輸出被連接到一個SR鎖存器616的S輸入。這個SR鎖存器616的復位輸入被連接成接收線436上的ATD1ST信號。SR鎖存器616的Q輸出被連接到反相器617，這個反相器617驅動反相器618。反相器618的輸出是線620上的控制信號CT1SP。在工作中，當信號AVX增加時，流過檢測器的電流鏡像腳的電流增加。當流過晶體管610的電流增加時，電壓NISP就下降。當NISP電壓下降到比反相器615的跳開點低時，鎖存器616被置位產(chǎn)生CT1SP信號。
圖7顯示了用于產(chǎn)生CT1信號的電平檢測器。這個電平檢測器被一個或非門701的輸出所使能，這個或非門701接收線601上的CEB信號，接收線436上的ATD1ST信號?；蚍情T701的輸出被連接到N溝道晶體管702的柵極，被連接到反相器703的輸入。反相器703的輸出被連接到N溝道晶體管704的柵極。晶體管704的漏電極被連接到節(jié)點705。晶體管704的源極被連接到地。這樣，當或非門701的輸出變?yōu)楦唠娖綍r，這個電路通過關閉晶體管704和打開晶體管702而被使能。另外，反相器703的輸出產(chǎn)生控制信號SBCTL，這個控制信號SBCTL被提供到反相器706的輸入。反相器706的輸入上的一個高電平打開晶體管707。
這個電平檢測器包括連接到節(jié)點406上電壓AVX的一第一電流腳。節(jié)點406被連接到P溝道晶體管708的源極和N勢阱。晶體管708的柵極和漏電極被連接到P溝道晶體管709的源極和N勢阱。晶體管709的柵極和漏電極被連接到晶體管710的源極和N勢阱，和連接到晶體管711的源極和N勢阱。晶體管710的柵極被連接到接收線700上的控制信號CT1。晶體管711的柵極和漏電極和晶體管710的漏電極被連接到N溝道晶體管712的柵極和漏電極。晶體管712的源極被連接到一個三勢阱N溝道晶體管713的柵極和漏電極。晶體管713的隔離勢阱被連接到AVX節(jié)點406。晶體管713的P勢阱和源極被連接到晶體管702的漏電極。晶體管702的源極被連接到節(jié)點705的晶體管714的漏電極和柵極。晶體管714的源極被連接到地。
這個電平檢測器的第二電流腳包括晶體管707，晶體管707的源極被連接到供電電壓，其漏電極被連接到晶體管715的漏電極。晶體管715的源極被連接到地。晶體管715的柵極預晶體管714一起被連接到705。另外，晶體管716的源極被連接到供電電壓，其柵極和漏電極被連接到晶體管715的漏電極。
這個電路的工作方式如上面參考圖6所描述，除了閾值更高外。這樣，當電壓電平AVX增加時，流過電流鏡像腳的電流增加。當這個電流達到一個特定電流值時，在反相器717的輸入節(jié)點NI上的電壓達到這個反相器的跳開點。反相器717的輸出被連接到一個SR鎖存器718的置位輸入。SR鎖存器718的Q輸出被連接到反相器719，反相器719反過來驅動反相器720。反相器720的輸出是線700上的CT1信號。SR鎖存器718上的復位輸入接收在線436上的ATD1ST信號。
當CT1信號變?yōu)楦唠娖綍r，晶體管710被關閉。這減少了流過電平檢測器的電流，并且節(jié)省了這個電路的能量。
這里所顯示的電平檢測電路組成這個優(yōu)選實施方式。有很多根據(jù)本發(fā)明可以被利用的電平檢測電路方法。應理解，因為根據(jù)本發(fā)明在泵浦的第一級期間，AVX電壓電平快速增加，因此使用圖6和7的電路，或者其它類型的電平檢測器來檢測AVX電平浮移時，所涉及的、不到1個納秒量級的延遲對精確的關閉是很重要的。根據(jù)本發(fā)明，通過當這個電平達到所希望的截止電平時減少提升速率，解決了將這些檢測器的定時調諧到一個納秒或者更少的范圍內(nèi)、以將AVX信號的提升電平截止到一優(yōu)選預定電平的能力。這樣，CT1SP信號之間和最終達到提升的相對定時是不太重要的。根據(jù)本發(fā)明，避免了一個過沖的條件，而允許快速提升。
圖8顯示了第一預充電電路490。它接收作為輸入信號的線435上的一個使能ATD信號，和接收線436上的第一ATD脈沖ATD1ST信號。這些信號作為輸入被提供到一個與非門437，與非門437的輸出驅動了反相器438。反相器438的輸出被連接到連接了電容器的晶體管439的源極和漏電極。晶體管439的柵極被連接到N溝道晶體管440的柵極。N溝道晶體管440的源極被連接到線432，線432被連接到二極管405的陽極，并且晶體管440的漏電極被連接到供電電壓VDD。晶體管440的柵極被包括P溝道晶體管441的一個電路所進行偏置，這個P溝道晶體管441的源極被連接到供電電壓VDD，其柵極被連接到線442上的控制信號ENRDYB，其漏電極被連接到一個二極管443的陽極。二極管443的陰極被連接到晶體管440的柵極。一個晶體管444的漏電極被連接到晶體管440的柵極，其源極被連接到地。晶體管446的柵極被連接到線442上的控制信號ENRDYB。在工作中，晶體管440的柵極對線442上ENRDYB端子上的一個低信號作出響應，被連接到一個電平，這個電平是由供電電壓下面的晶體管441和二極管443上的電壓降所決定。當線445上的控制信號CEL變?yōu)楦唠娖綍r，這個節(jié)點被連接到地。類似地，當這個控制信號ENRDYB變?yōu)楦唠娖綍r，這個節(jié)點通過晶體管446被連接到地。
另外，預充電電路包括晶體管450，晶體管450的柵極和漏電極被連接到供電電壓，其源極通過線430被連接到二極管405的陽極。這個連接成二極管的晶體管450在開始時將該節(jié)點的電壓維持在比VDD低一個閾值電壓降。對這個ATD1ST作出響應，晶體管440的柵極被提升以對晶體管440和450上的閾值壓降進行補償，以將二極管405的陽極拉高到VDD電平。
第二預充電電路被顯示在圖9中，并且與第一預充電電路類似。它接收線435上的、作為輸入的ENATD信號，和接收線436上的ATD1ST信號。這些信號被作為輸入提供到一個與非門457，這個與非門457驅動反相器458。反相器458被連接到連接了一個電容器的晶體管459的源極和漏電極。晶體管459的柵極被連接到晶體管460的柵極。晶體管460的柵極也被包括P溝道晶體管461的電路所進行偏置，P溝道晶體管461的源極被連接到供電電壓VDD，其漏電極通過二極管462被連接到晶體管460的柵極。晶體管463和464是N溝道晶體管，它們的漏電極被連接到晶體管460的柵極，它們的源極被連接到地。晶體管463的柵極接收在線445上的CEL控制信號。晶體管461的柵極和晶體管464的柵極接收作為輸入的、線442上的控制信號ENRDYB。
第二預充電電路也包括晶體管470，晶體管470的柵極和漏電極被連接到供電電壓VDD，其源極被連接到線431，再被連接到節(jié)點406。
在這個示例電路中，圖4-9的電路部件的相對尺寸和參數(shù)如下面的表所顯示的






上面所提出的晶體管尺寸和電容器參數(shù)是根據(jù)一個特定半導體器件的要求而設計的一個特定實施方式的表示。對任何給定情形，這些晶體管的相對尺寸和部件中的各種變化是合適的。但是，它們僅僅是作為一個細節(jié)來增加對這個示例電路的工作的理解。
所以，已經(jīng)公開了適合用于閃存存儲器和其它存儲器器件的讀取操作的一個兩模式提升電路。這個電路也適合其它環(huán)境，其中希望有一個快速的提升并且能夠有一個準確的截止電平。例如，對多電平單元來說，精確的截止電平更重要，多電平單元依賴于用于讀取這個單元的各種電平的字線電壓的很嚴格的容限。
本發(fā)明的一個優(yōu)選實施方式的前述描述已經(jīng)被提供，用于顯示和描述。本發(fā)明不局限于所公開的精確形式。很顯然，對該領域內(nèi)的技術人員來說，可以進行很多的修改和變化。本發(fā)明的范圍是被下面的權利要求
書和它們的等價所定義。
權利要求
1.一個集成電路，其電源輸入端用于接收在一預規(guī)定電壓范圍內(nèi)的供電電壓，并且在這個集成電路上包括使用比這個預規(guī)定電壓范圍高的芯片內(nèi)電壓的部件，這個集成電路包括一個電壓提升電路，被連接到這個供電電壓輸入和被連接到一個提升信號，這個提升電路能夠對這個提升信號的跳變作出響應，提升這個集成電路上一個節(jié)點上的芯片內(nèi)電壓，并且包含一或多個級，具有相應電容器(C1，C2)和驅動電路(204，207)，所述電容器具有連接到集成電路上的節(jié)點(206，AVX)的第一端子，并且具有第二端子，而所述驅動電路連接到電容器的第二端子；這個電壓提升電路具有至少一個級(C2，207)，其第一模式是，對這個跳變作出響應，使能級中的驅動電路，從而以第一提升速率提升芯片內(nèi)電壓，直到第一閾值，其第二模式是，使能級中的驅動電路以便在達到這第一閾值后，以第二提升速率提升芯片內(nèi)電壓，直到第二閾值，并且在接近第二閾值時停止提升，其中第二提升速率比第一提升速率低；和一個檢測電路(209，210)，被連接到這個集成電路上接收這個芯片內(nèi)電壓的節(jié)點，并且也被連接到這個電壓提升電路，這個檢測電路向這個電壓提升電路發(fā)信號(CT1SP)表示何時這個節(jié)點達到第一閾值，也向這個電壓提升電路發(fā)信號(CT1)表示何時這個節(jié)點達到第二閾值。
2.如權利要求
1的集成電路，其中檢測電路包括第一檢測器(209)，連接到這個節(jié)點，在這個節(jié)點達到第一閾值的第一時間間隔內(nèi)向這個電壓提升電路提供第一控制信號，在這第一時間間隔內(nèi)，這個電壓提升電路繼續(xù)以第一速率進行提升；和第二檢測器(210)被連接到這個節(jié)點，并且在這個節(jié)點達到第二閾值的第二時間間隔內(nèi)向這個電壓提升電路提供第二控制信號，在這個第二時間間隔內(nèi)，這個電壓提升電路繼續(xù)以第二速率進行提升，以使在這個節(jié)點的芯片內(nèi)電壓在第二時間間隔內(nèi)增加的電壓比在第一時間間隔內(nèi)所增加的電壓少。
3.如權利要求
1的集成電路，其中驅動電路包括一個反相器(425)，其一個輸入被連接到來接收這個提升信號，一個輸出被連接到這個電容器的第二端子，并且具有第一和第二供電端子；和一個電流源(428-431)，被連接到第一和第二供電端子中的一個，并且具有以第一速率提供電流的第一模式，和具有以第二速率提供電流的第二模式。
4.如權利要求
1的集成電路，其中電壓提升電路包括第一級，包括具有第一和第二端子的第一電容器(C1)，具有連接到這個電容器的第二端子的一個陽極和連接到這個集成電路上的節(jié)點的陰極的一個二極管(205)，并且一個驅動電路(204)被連接到這個電容器的第一端子，并且向這個第一電容器提供第一跳變信號；和第二級，包括具有連接到這個集成電路上的節(jié)點的第一端子的第二電容器(C2)，這第二電容器具有第二端子，第二驅動電路(207)被連接到這第二電容器的第二端子，并且通過在第一模式期間以第一速率提供電流(208)，在第二模式期間以第二速率提供電流，這個第二驅動電路向這個電容器的第二端子提供提升信號的跳變。
5.如權利要求
4的集成電路，包括連接到二極管的陽極的第一預充電電路(215)，和連接到這個節(jié)點的第二預充電電路(216)，在第一跳變信號以前，這個第二預充電電路將這第二電容器的第一端子和這個節(jié)點預充電到一個啟動電壓。
6.如權利要求
5的集成電路，包括至少一個地址輸入(ADDR)，其中這個邏輯(200)包括一個電路，這個電路對在至少一個地址輸入上的變化作出響應而產(chǎn)生一個預充電信號(ATD1ST)，在預充電信號后產(chǎn)生第一變化信號(ATD2ND)，在這第一變化信號后產(chǎn)生提升信號的變化(ATD下降沿)，其中第一和第二預充電電路是對這個預充電信號作出響應的。
7.如權利要求
4的集成電路，包括至少一個地址輸入(ADDR)，其中這個邏輯(200)包括對在至少一個地址輸入上的變化作出響應而產(chǎn)生第一變化信號，并且在第一變化信號后產(chǎn)生提升信號的變化的電路。
8.如權利要求
4的集成電路，包括邏輯(200)，對一個事件作出響應，產(chǎn)生第一跳變信號和提升信號的跳變。
9.如權利要求
1的集成電路，其中這個電壓提升電路在這個提升信號跳變的5納秒內(nèi)，達到第一閾值。
10.如權利要求
1的集成電路，其中這個電壓提升電路在這個提升信號跳變的2納秒內(nèi)，或者更少，達到第一閾值。
11.如權利要求
1的集成電路，包括一個存儲器單元陣列(16)；多個字線(17)，連接到這個陣列中存儲器單元行；多個位線(19)，連接到這個陣列中存儲器單元的列；一組字線驅動器(20)，被連接到多個字線，這個字線驅動在這個集成電路上的一個節(jié)點(AVX，30)的被選擇字線上驅動一個字線電壓，這個字線電壓比供電電壓輸入預規(guī)定范圍高；邏輯(33)，檢測到這個集成電路上的一個事件，產(chǎn)生一個提升信號的一個跳變；其中所述節(jié)點連接到所述字線驅動器。
12.如權利要求
11的集成電路，包括至少一個地址輸入(12)，其中這個邏輯(33)包括對至少一個地址輸入的變化作出響應產(chǎn)生提升信號(ATD，35)的變化的一個電路。
13.如權利要求
11的集成電路，其中這個存儲器單元陣列包括ROM單元。
14.如權利要求
11的集成電路，其中這個存儲器單元陣列包括浮柵存儲器單元。
15.如權利要求
11的集成電路，其中這個提升電路在這個提升信號跳變的5納秒內(nèi)，達到第一閾值。
16.如權利要求
11的這個集成電路，其中這個提升電路在這個提升信號跳變的2納秒內(nèi)，或者更少，達到第一閾值。
17.一個集成電路存儲器，具有一個用于接收在一預規(guī)定電壓范圍內(nèi)的供電電壓的電源輸入端，包括一個存儲器單元陣列；至少一個地址輸入；多個字線，連接到這個陣列中存儲器單元行；多個位線，連接到這個陣列中存儲器單元的列；一組字線驅動器，被連接到多個字線，這個字線驅動在這個集成電路上的一個節(jié)點的被選擇字線上驅動一個字線電壓，這個字線電壓比供電電壓輸入預規(guī)定范圍高；邏輯，檢測到這個集成電路上的一個事件，對至少一個地址輸入上的變化作出響應，產(chǎn)生一個預充電信號，在這個預充電信號后產(chǎn)生一個提升信號的第一跳變，在這第一跳變后產(chǎn)生這個提升信號的第二跳變，其中這第一和第二預充電電路對這個預充電信號作出響應；一個電壓提升電路，被連接到這個供電電壓輸入，并且接收這個提升信號，這個電壓提升電路提升在這個集成電路上的節(jié)點上的字線電壓，這個電壓提升電路包括第一級，包括具有第一和第二端子的第一電容器，具有連接到這個電容器的第二端子的一個陽極和連接到這個集成電路上的節(jié)點的陰極的一個二極管，并且一個驅動器被連接到這個電容器的第一端子，并且向這個第一電容器提供第一跳變信號；和第二級，包括具有連接到這個集成電路上的節(jié)點的第一端子的第二電容器，這第二電容器具有第二端子，第二驅動器被連接到這個邏輯和被連接到這第二電容器的第二端子，并且通過以第一速率提供電流直到達到第一閾值，以第二速率提供電流直到達到第二閾值，這個第二驅動器向這個電容器的第二端子提供提升信號的第二跳變，其中這第一閾值是在第二跳變后比5納秒少的時間內(nèi)達到的，第二速率比第一速率低；第一預充電電路，連接到這個二極管的陽極的，和連接到這個節(jié)點的一第二預充電電路，在第一跳變信號以前，這個第二預充電電路將這第二電容器的第一端子和這個節(jié)點預充電到一個啟動電壓；和一個檢測電路，被連接到這個集成電路上接收這個芯片內(nèi)電壓的節(jié)點，并且也被連接到這個電壓提升電路。這個檢測電路向這個電壓提升電路發(fā)信號表示何時這個節(jié)點達到這第一閾值，向這個電壓提升電路發(fā)信號表示何時這個節(jié)點達到這第二閾值；其中這個檢測電路包括第一檢測器，連接到這個節(jié)點，在這個節(jié)點達到第一閾值的一第一時間間隔內(nèi)向這個電壓提升電路提供一第一控制信號，在這第一時間間隔內(nèi)，這個電壓提升電路繼續(xù)以第一速率進行提升；和第二檢測器被連接到這個節(jié)點，并且在這個節(jié)點達到第二閾值的一第二時間間隔內(nèi)向這個電壓提升電路提供一第二控制信號，在這個第二時間間隔內(nèi)，這個電壓提升電路繼續(xù)以第二速率進行提升，以使在這個節(jié)點的芯片內(nèi)電壓在第二時間間隔內(nèi)增加的電壓比在第一時間間隔內(nèi)所增加的電壓少。
18.如權利要求
17的集成電路存儲器，其中這第二驅動器包括一個反相器，其一個輸入被連接到來接收這個提升信號，一個輸出被連接到這個電容器的第二端子，這個反相器具有第一和第二供電端子；和一個電流源，被連接到第一和第二供電端子中的一個，并且具有以第一速率提供電流的第一模式，和具有以第二速率提供電流的第二模式。
19.如權利要求
17的集成電路存儲器，其中這個存儲器單元陣列包括ROM單元。
20.如權利要求
17的集成電路存儲器，其中這個存儲器單元陣列包括浮柵存儲器單元。
21.如權利要求
17的集成電路存儲器，其中在這個第二跳變的2納秒內(nèi)，或者更少，達到第一閾值。
專利摘要
集成電路包括電壓提升電路，連接到供電電壓輸入和提升信號，響應提升信號跳變而提升一個節(jié)點上的芯片內(nèi)電壓，并包含一或多個級，具有相應電容器和驅動電路，電容器具有連接到節(jié)點的第一端子，和第二端子，驅動電路連接到電容器的第二端子；電壓提升電路具有至少一個級，具有響應跳變使驅動電路以第一提升速率提升到第一閾值的第一模式，和使驅動電路在達到第一閾值后以第二提升速率提升到第二閾值，并在接近第二閾值時停止提升的第二模式，第二提升速率比第一提升速率低；和檢測電路，連接到接收芯片內(nèi)電壓的節(jié)點和電壓提升電路，向電壓提升電路發(fā)信號表示何時節(jié)點達到第一閾值，也向電壓提升電路發(fā)信號表示何時節(jié)點達到第二閾值。
文檔編號G05F3/08GKCN1148621SQ98814368
公開日2004年5月5日 申請日期1998年11月18日
發(fā)明者張坤龍, 洪俊雄, 陳耕暉, 何天行, 李一龍, 蕭增輝, 萬瑞霖 申請人:旺宏電子股份有限公司導出引文BiBTeX, EndNote, RefMan