Fpga芯片的接口結(jié)構(gòu)及配置方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及現(xiàn)場(chǎng)可編程邏輯門陣列（FieldProgrammableGateArray,FPGA)的 芯片配置結(jié)構(gòu)技術(shù)領(lǐng)域，特別是FPGA芯片的接口結(jié)構(gòu)及配置方法。
【背景技術(shù)】
[0002] FPGA是一種具有豐富硬件資源、強(qiáng)大并行處理能力和靈活可重配置能力的邏輯器 件。這些特征使得FPGA在數(shù)據(jù)處理、通信、網(wǎng)絡(luò)等很多領(lǐng)域得到了越來越多的廣泛應(yīng)用。
[0003] 在傳統(tǒng)的FPGA芯片中，快速輸入輸出FastIO接口單元中的寄存器都是配置在輸 入輸出單元內(nèi)部的，因此輸入輸出單元的面積會(huì)比較大，導(dǎo)致在FPGA芯片中，因?yàn)槊娣e的 限制，使得輸入輸出單元的數(shù)量受到了限制。同時(shí)，較大輸入輸出單元面積也不利于芯片的 小尺寸化。

【發(fā)明內(nèi)容】

[0004] 本發(fā)明的目的是針對(duì)現(xiàn)有技術(shù)的缺陷，提供了一種基于應(yīng)用存儲(chǔ)器的FPGA芯片 的接口結(jié)構(gòu)及配置方法，通過在芯片內(nèi)部的第一可配置邏輯單元中配置與輸入輸出單元相 對(duì)應(yīng)的寄存器，不會(huì)擴(kuò)大輸入輸出單元所占用的芯片面積，從而實(shí)現(xiàn)了由輸出輸出單元、連 接線和第一可配置邏輯單元中的寄存器組成FastIO接口，在實(shí)現(xiàn)FastIO功能的同時(shí)減小 了輸入輸出單元的面積。并且通過輸出輸出單元與相應(yīng)的第一可配置邏輯單元之間的連接 線最短，可以保證傳輸信號(hào)的延時(shí)滿足系統(tǒng)要求。
[0005] 在第一方面，本發(fā)明實(shí)施例提供了一種FPGA芯片的接口結(jié)構(gòu)，包括：
[0006] 輸入輸出單元，用于接收外部發(fā)送的芯片配置信息；
[0007] 連接線；
[0008] 第一可配置邏輯單元，通過所述連接線與所述輸入輸出單元相連接；并且，根據(jù)所 述輸入輸出單元接收的芯片配置信息，在與所述輸入輸出單元相連接的多個(gè)連接線中長(zhǎng)度 最短的連接線連接的第一可配置邏輯單元中配置寄存器。
[0009] 優(yōu)選的，當(dāng)在與所述輸入輸出單元相連接的多個(gè)連接線中長(zhǎng)度最短的連接線連接 的第一可配置邏輯單元中配置的寄存器數(shù)量達(dá)到可配置數(shù)量閾值時(shí)，則根據(jù)所述輸入輸出 單元接收到的芯片配置信息，在與所述輸入輸出單元相連接的多個(gè)連接線中長(zhǎng)度次短的連 接線連接的第一可配置邏輯單元中配置寄存器。
[0010] 優(yōu)選的，所述芯片配置信息中包括時(shí)鐘線網(wǎng)和使能信號(hào)，在一個(gè)第一可配置邏輯 單元中的多個(gè)寄存器具有相同的時(shí)鐘線網(wǎng)和使能信號(hào)。
[0011] 優(yōu)選的，所述FPGA芯片包括多個(gè)第二可配置邏輯單元；
[0012] 當(dāng)所述FPGA芯片工作時(shí)，所述第一可配置邏輯單元中的寄存器接收并存儲(chǔ)外部 電路發(fā)送的邏輯信號(hào)，并根據(jù)外部電路發(fā)送的時(shí)鐘信號(hào)將所述邏輯信號(hào)發(fā)送給相應(yīng)的第二 可配置邏輯單元。
[0013] 在第二方面，本發(fā)明實(shí)施例提供了一種FPGA芯片的接口結(jié)構(gòu)配置方法，所述方法 包括：
[0014] 接收芯片配置信息；
[0015] 在全部第一可配置邏輯單元中，查找與輸入輸出單元之間的連接線最短的第一可 配置邏輯單元；
[0016] 根據(jù)所述芯片配置信息，在所述與輸入輸出單元之間的連接線最短的第一可配置 邏輯單元中，配置寄存器。
[0017] 優(yōu)選的，當(dāng)在與所述輸入輸出單元相連接的多個(gè)連接線中長(zhǎng)度最短的連接線連接 的第一可配置邏輯單元中配置的寄存器數(shù)量達(dá)到可配置數(shù)量閾值時(shí)，則根據(jù)所述芯片配置 信息，在與所述輸入輸出單元相連接的多個(gè)連接線中長(zhǎng)度次短的連接線連接的第一可配置 邏輯單元中配置寄存器。
[0018] 優(yōu)選的，所述芯片配置信息中包括時(shí)鐘線網(wǎng)和使能信號(hào)，在一個(gè)第一可配置邏輯 單元中的多個(gè)寄存器具有相同的時(shí)鐘線網(wǎng)和使能信號(hào)。
[0019] 優(yōu)選的，所述FPGA芯片包括多個(gè)第二可配置邏輯單元；
[0020] 當(dāng)所述FPGA芯片工作時(shí)，所述第一可配置邏輯單元中的寄存器接收并存儲(chǔ)外部 電路發(fā)送的邏輯信號(hào)，并根據(jù)外部電路發(fā)送的時(shí)鐘信號(hào)將所述邏輯信號(hào)發(fā)送給相應(yīng)的第二 可配置邏輯單元。
[0021] 本發(fā)明實(shí)施例提供的FPGA芯片的接口結(jié)構(gòu)及配置方法，通過在與輸入輸出單元 連線最短的第一可配置邏輯單元中配置寄存器，從而最小化了輸入輸出單元所占用的芯片 面積，并且能夠保證在FPGA芯片工作中，輸入輸出單元的信號(hào)通過最短連線傳送至相應(yīng)的 寄存器中，使得信號(hào)延時(shí)最小，滿足芯片工作的時(shí)序要求。
【附圖說明】
[0022] 圖1為本發(fā)明實(shí)施例提供的FPGA芯片的接口結(jié)構(gòu)的示意圖；
[0023] 圖2為本發(fā)明實(shí)施例提供的FPGA芯片的接口結(jié)構(gòu)配置方法流程圖。
【具體實(shí)施方式】
[0024] 下面通過附圖和實(shí)施例，對(duì)本發(fā)明的技術(shù)方案做進(jìn)一步的詳細(xì)描述。
[0025] 圖1為本發(fā)明實(shí)施例提供的FPGA芯片的接口結(jié)構(gòu)的示意圖。如圖所示，F(xiàn)PGA芯 片的接口結(jié)構(gòu)包括：輸入輸出（IO)單元1、連接線2和第一可配置邏輯單元3。
[0026] 輸入輸出單元1，與外部的芯片或者電路相連接，用于接收外部發(fā)送的芯片配置信 息；其中，芯片配置信息是用于對(duì)FPGA芯片內(nèi)部的各個(gè)邏輯單元進(jìn)行配置的信息。
[0027] 連接線2,用于連接輸入輸出單元1與FPGA芯片內(nèi)部的各個(gè)單元，其中包括第一可 配置邏輯單元3或者第二可配置邏輯單元4 ;此外，在FPGA芯片內(nèi)部的各單元之間，也通過 多根連接線2相互連接。
[0028] 其中，圖中所示的連接線2,僅為示意輸入輸出單元1與第一可配置邏輯單元3以 及FPGA芯片內(nèi)部的各單元之間的連接關(guān)系，并非實(shí)際的連接線走線。本領(lǐng)域技術(shù)人員很容 易理解這一點(diǎn)。
[0029] 第一可配置邏輯單元3,通過所述連接線2與所述輸入輸出單元1相連接；并且， 根據(jù)所述輸入輸出單元1接收的芯片配置信息，在與所述輸入輸出單元相1連接的多個(gè)連 接線2中長(zhǎng)度最短的連接線2連接的第一可配置邏輯單元3中配置寄存器31。
[0030] 具體的，每個(gè)第一可配置邏輯單元3中可能被配置多個(gè)寄存器31。也就是說，當(dāng)一 個(gè)輸入輸出單元1到某一個(gè)第一可配置邏輯單元3的連接線2距離為最短，并且另一個(gè)輸 入輸出單元1到同一個(gè)第一可配置邏輯單元3的連接線2距離也為最短時(shí)，則他們可能根 據(jù)各自接收到的芯片配置信息在同一個(gè)第一可配置邏輯單元中配置兩個(gè)寄存器。
[0031] 芯片配置信息中包括時(shí)鐘線網(wǎng)和使能信號(hào)，在同一個(gè)第一可配置邏輯單元3中配 置多個(gè)寄存器31需要滿足的條件為：在同一個(gè)第一可配置邏輯單元3中的多個(gè)寄存器31 具有相同的時(shí)鐘線網(wǎng)和使能信號(hào)。
[0032] 當(dāng)在與所述輸入輸出單元相1連接的多個(gè)連接線2中長(zhǎng)度最短的連接線2連接的 第一可配置邏輯單元3中配置的寄存器31數(shù)量達(dá)到可配置數(shù)量閾值時(shí)，則根據(jù)所述輸入輸 出單元1接收到的芯片配置信息，在與所述輸入輸出單元1相連接的多個(gè)連接線2中長(zhǎng)度 次短的連接線連接2的第一可配置邏輯單元3中配置寄存器31。優(yōu)選的，在同一個(gè)第一可 配置邏輯單元3中配置的寄存器31的數(shù)量不超過8個(gè)。
[0033] 此外，F(xiàn)PGA芯片還包括第二可配置邏輯單元4。輸入輸出單元1接收的芯片配置 信息可以將第二可配置邏輯單元4配置為相應(yīng)功能的邏輯器件。
[0034] 當(dāng)FPGA芯片在配置完成后，進(jìn)入工作狀態(tài)時(shí)，外部電路發(fā)送的邏輯信號(hào)經(jīng)輸入輸 出單元傳送至相應(yīng)的第一可配置邏輯單元3中的寄存器31進(jìn)行存儲(chǔ)，并且，該存儲(chǔ)器31根 據(jù)外部電路發(fā)送的時(shí)鐘信號(hào)將所述邏輯信號(hào)發(fā)送給相應(yīng)的第二可配置邏輯單元4。
[0035] 在一個(gè)具體的例子中，給出了一組利用本發(fā)明實(shí)施例一提供的FPGA芯片的接口 結(jié)構(gòu)與在傳統(tǒng)FastIO接口中的數(shù)據(jù)傳輸?shù)难訒r(shí)對(duì)比。
[0036] //本發(fā)明實(shí)施例一提供的FPGA芯片的接口結(jié)構(gòu)
【主權(quán)項(xiàng)】
1. 一種FPGA芯片的接口結(jié)構(gòu)，其特征在于，所述結(jié)構(gòu)包括： 輸入輸出單元，用于接收外部發(fā)送的芯片配置信息； 連接線； 第一可配置邏輯單元，通過所述連接線與所述輸入輸出單元相連接；并且，根據(jù)所述輸 入輸出單元接收的芯片配置信息，在與所述輸入輸出單元相連接的多個(gè)連接線中長(zhǎng)度最短 的連接線連接的第一可配置邏輯單元中配置寄存器。
2. 根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，當(dāng)在與所述輸入輸出單元相連接的多個(gè) 連接線中長(zhǎng)度最短的連接線連接的第一可配置邏輯單元中配置的寄存器數(shù)量達(dá)到可配置 數(shù)量闊值時(shí)，則根據(jù)所述輸入輸出單元接收到的芯片配置信息，在與所述輸入輸出單元相 連接的多個(gè)連接線中長(zhǎng)度次短的連接線連接的第一可配置邏輯單元中配置寄存器。
3. 根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述芯片配置信息中包括時(shí)鐘線網(wǎng)和使 能信號(hào)，在一個(gè)第一可配置邏輯單元中的多個(gè)寄存器具有相同的時(shí)鐘線網(wǎng)和使能信號(hào)。
4. 根據(jù)權(quán)利要求1所述的結(jié)構(gòu)，其特征在于，所述FPGA芯片包括多個(gè)第二可配置邏輯 單元； 當(dāng)所述FPGA芯片工作時(shí)，所述第一可配置邏輯單元中的寄存器接收并存儲(chǔ)外部電路 發(fā)送的邏輯信號(hào)，并根據(jù)外部電路發(fā)送的時(shí)鐘信號(hào)將所述邏輯信號(hào)發(fā)送給相應(yīng)的第二可配 置邏輯單元。
5. -種FPGA芯片的接口結(jié)構(gòu)配置方法，其特征在于，所述方法包括： 接收芯片配置信息； 在全部第一可配置邏輯單元中，查找與輸入輸出單元之間的連接線最短的第一可配置 邏輯單元； 根據(jù)所述芯片配置信息，在所述與輸入輸出單元之間的連接線最短的第一可配置邏輯 單元中，配置寄存器。
6. 根據(jù)權(quán)利要求5所述的方法，其特征在于，當(dāng)在與所述輸入輸出單元相連接的多個(gè) 連接線中長(zhǎng)度最短的連接線連接的第一可配置邏輯單元中配置的寄存器數(shù)量達(dá)到可配置 數(shù)量闊值時(shí)，則根據(jù)所述芯片配置信息，在與所述輸入輸出單元相連接的多個(gè)連接線中長(zhǎng) 度次短的連接線連接的第一可配置邏輯單元中配置寄存器。
7. 根據(jù)權(quán)利要求5所述的方法，其特征在于，所述芯片配置信息中包括時(shí)鐘線網(wǎng)和使 能信號(hào)，在一個(gè)第一可配置邏輯單元中的多個(gè)寄存器具有相同的時(shí)鐘線網(wǎng)和使能信號(hào)。
8. 根據(jù)權(quán)利要求5所述的方法，其特征在于，所述FPGA芯片包括多個(gè)第二可配置邏輯 單元； 當(dāng)所述FPGA芯片工作時(shí)，所述第一可配置邏輯單元中的寄存器接收并存儲(chǔ)外部電路 發(fā)送的邏輯信號(hào)，并根據(jù)外部電路發(fā)送的時(shí)鐘信號(hào)將所述邏輯信號(hào)發(fā)送給相應(yīng)的第二可配 置邏輯單元。
【專利摘要】本發(fā)明涉及一種FPGA芯片的接口結(jié)構(gòu)及配置方法，所述結(jié)構(gòu)包括：輸入輸出單元、連接線和第一可配置邏輯單元；輸入輸出單元用于接收外部發(fā)送的芯片配置信息；第一可配置邏輯單元，通過所述連接線與所述輸入輸出單元相連接；并且，根據(jù)所述輸入輸出單元接收的芯片配置信息，在與所述輸入輸出單元相連接的多個(gè)連接線中長(zhǎng)度最短的連接線連接的第一可配置邏輯單元中配置寄存器。
【IPC分類】G05B19-042
【公開號(hào)】CN104678815
【申請(qǐng)?zhí)枴緾N201310613129
【發(fā)明人】虞健, 蔣中華, 吳鑫, 劉明
【申請(qǐng)人】京微雅格（北京）科技有限公司
【公開日】2015年6月3日
【申請(qǐng)日】2013年11月27日