帶隙基準電路的制作方法
【技術(shù)領域】
[0001]本發(fā)明涉及一種半導體集成電路，特別是涉及一種帶隙基準電路。
【背景技術(shù)】
[0002]如圖1所示，是現(xiàn)有帶隙基準源的結(jié)構(gòu)示意圖；包括啟動電路101和帶隙基準主體電路102。帶隙基準主體電路101的PMOS管PMO和PMl組成兩個鏡像電路，通過連接于兩個鏡像電路上的NMOS管NMO和NMl使NMOS管NMO和NMl的源極電位相同，三極管QlOO和QlOl也分別位于兩個鏡像電路上，三極管QlOO和QlOl的基極和集電極連接在一起呈二極管結(jié)構(gòu)，圖1中所示的三極管QlOO和QlOl都為PNP管且三極管QlOl和Q10100的發(fā)射極面積比為N:1，其中N大于1，這樣三極管QlOO的基極發(fā)射極電壓VbelOO會大于三極管QlOl的基極發(fā)射極電壓VbelOl ;在NMOS管匪I的源極和三極管QlOl的發(fā)射極之間連接有電阻RO，電流Il就為(VbelOO-VbelOl)/RO，AVbe即(VbelOO-VbelOl)具有正溫度系數(shù)，所以電流Il為與絕對溫度成正比(Proport1nal To Absolute Temperature,PTAT)電流。PMOS管PM2和PMl組成鏡像電路，使得PMOS管PM2路徑上的電流12為電路Il的鏡像電路，電流12通過電阻Rl和連接成二極管結(jié)構(gòu)的三極管Q102連接，輸出基準電壓VBG由I2XR1+Vbel02決定，其中Vbel02為三極管Q102的基極發(fā)射極電壓，12具有正溫度系數(shù)，Vbel02具有負溫度系數(shù)，這樣基準電壓VBG的溫度系數(shù)就能調(diào)節(jié)。
[0003]啟動電路101 包括 NMOS 管 NST，NSTPl 和 NSTP，PMOS 管 PST，電阻 RST ;啟動時 NMOS管NST的柵極為高壓而導通，電流輸入到三極管QlOO的路徑而使整個帶隙基準主體電路102啟動，之后，PMOS管PST鏡像PMOS管PMl的電流而使NMOS管NSTP導通，NMOS管NSTPl也導通，NMOS管NSTPl導通使NMOS管NST的柵極電壓拉低而使NMOS管NST截止?，F(xiàn)有電路的驅(qū)動能力較差，當基準電壓VBG的輸出端有較大的抽電流時，基準電壓VBG容易下降。

【發(fā)明內(nèi)容】

[0004]本發(fā)明所要解決的技術(shù)問題是提供一種帶隙基準電路，能提高輸出端的驅(qū)動能力。
[0005]為解決上述技術(shù)問題，本發(fā)明提供的帶隙基準電路包括:啟動電路，PTAT電流產(chǎn)生電路，輸出緩沖和基準電壓產(chǎn)生電路。
[0006]所述啟動電路連接所述PTAT電流產(chǎn)生電路并在帶隙基準電路開啟時提供啟動電流。
[0007]PTAT電流產(chǎn)生電路輸出第一電流，所述第一電流為PTAT電流。
[0008]所述輸出緩沖和基準電壓產(chǎn)生電路包括:
[0009]第一三極管和第二三極管，所述第一三極管連接成基極和集電極短接的二極管結(jié)構(gòu)，所述第二三極管連接成基極和集電極短接的二極管結(jié)構(gòu)。
[0010]第一鏡像電路，第二鏡像電路和第三鏡像電路，所述第一鏡像電路輸出的第二電流、所述第二鏡像電路輸出的第三電流和所述第三鏡像電路輸出的第四電流都為所述第一電流的鏡像電流。
[0011]第一 NMOS管的漏極連接所述第二鏡像電路并輸入所述第三電流，第二 NMOS管的漏極連接所述第三鏡像電路并輸入所述第四電流，所述第一 NMOS管的柵極和漏極以及所述第二 NMOS管的柵極連接在一起；所述第一三極管連接在所述第一 NMOS管的源極和地之間，所述第二三極管連接在所述第二 NMOS管的源極和地之間，所述第一鏡像電路連接所述第一 NMOS管的源極。
[0012]輸出路徑包括第一 PMOS管和第一電阻，所述第一 PMOS管的源極連接電源電壓，所述第一 PMOS管的柵極連接所述第二 NMOS管的漏極，所述第一電阻連接在所述第一 PMOS管的漏極和所述第二 NMOS管的源極之間，所述第一 PMOS管的漏極作為所述帶隙基準電路輸出端并輸出基準電壓。
[0013]流過所述第一三極管的電流為所述第二電流和所述第三電流的第一疊加電流，流過所述第二三極管的電流為所述第四電流和以及所述輸出路徑輸出的第五電流的第二疊加電流；所述第一疊加電流和所述第二疊加電流的大小比由所述第一三極管和所述第二三極管的發(fā)射極面積比決定，由所述第一疊加電流和所述第二疊加電流的大小比以及所述第二電流、所述第三電流和所述第四電流的大小確定所述第五電流的大小。
[0014]從所述帶隙基準電路輸出端、所述第二 NMOS管的源極到所述第二 NMOS管的漏極形成一負反饋路徑實現(xiàn)對所述第一 PMOS管的柵極的控制，當所述帶隙基準電路輸出端的抽電流增加使所述基準電壓降低時，通過所述負反饋路徑使第一 PMOS管的柵極電壓下降、所述第一 PMOS管的漏極輸出的電流增加使所述基準電壓維持不變。
[0015]進一步的改進是，第一電容并聯(lián)在所述第一電阻的兩端。
[0016]進一步的改進是，所述第一三極管和所述第二三極管的發(fā)射極面積相同，所述第三電流和所述第四電流的大小相等，所述第五電流的大小等于所述第二電流的大小。
[0017]進一步的改進是，所述第一三極管為PNP管，所述第一三極管的發(fā)射極連接所述第一 NMOS管的源極，所述第一三極管的基極和集電極接地；所述第二三極管為PNP管，所述第二三極管的發(fā)射極連接所述第二 NMOS管的源極，所述第二三極管的基極和集電極接地。
[0018]進一步的改進是，所述第一三極管為NPN管，所述第一三極管的發(fā)射極接地，所述第一三極管的基極和集電極接所述第一 NMOS管的源極；所述第二三極管為NPN管，所述第二三極管的發(fā)射極接地，所述第二三極管的基極和集電極接所述第二 NMOS管的源極。
[0019]進一步的改進是，所述第一鏡像電路包括第二 PMOS管，所述第二 PMOS管的源極接電源電壓，所述第二 PMOS管的漏極連接所述第一 NMOS管的源極，所述第二 PMOS管的柵極連接到所述PTAT電流產(chǎn)生電路并使所述第二電流和所述第一電流成鏡像關(guān)系。
[0020]進一步的改進是，所述第二鏡像電路包括第三PMOS管，所述第三PMOS管的源極接電源電壓，所述第三PMOS管的漏極連接所述第一 NMOS管的漏極，所述第三PMOS管的柵極連接到所述PTAT電流產(chǎn)生電路并使所述第三電流和所述第一電流成鏡像關(guān)系。
[0021]進一步的改進是，所述第三鏡像電路包括第四PMOS管，所述第四PMOS管的源極接電源電壓，所述第四PMOS管的漏極連接所述第二 NMOS管的漏極，所述第四PMOS管的柵極連接到所述PTAT電流產(chǎn)生電路并使所述第四電流和所述第一電流成鏡像關(guān)系。
[0022]進一步的改進是，所述PTAT電流產(chǎn)生電路包括第四鏡像電路，第五鏡像電路，第三NMOS管，第四NMOS管，第三三極管，第四三極管，第二電阻。所述第三三極管連接成基極和集電極短接的二極管結(jié)構(gòu)，所述第四三極管連接成基極和集電極短接的二極管結(jié)構(gòu)。所述第三NMOS管的漏極連接所述第四鏡像電路，所述第四NMOS管的漏極連接所述第五鏡像電路，所述第三NMOS管的柵極和漏極連接所述第四NMOS管的柵極，所述第三三極管連接在所述第三NMOS管的源極和地之間，所述第二電阻的第一端連接所述第四NMOS管的源極，所述第四三極管連接在所述第二電阻的第二端和地之間。所述第四三極管和所述第三三極管的發(fā)射極面積比大于1，由所述第五鏡像電路、所述第四NMOS管和所述第四三極管組成的路徑形成所述第一電流。<