負電壓箝位電路的制作方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及模擬集成電路技術(shù)領(lǐng)域，具體來說，本發(fā)明涉及一種新型負電壓箝位電路。
【背景技術(shù)】
[0002]集成電路中所有電路都做在同一襯底上，通常為P型襯底。為隔離內(nèi)部電路，保證PN結(jié)反偏，該P型襯底一般接地電位。為防止IC端口因靜電積累導(dǎo)致?lián)p壞，IC端口需要加ESD電路。利用二極管的正向?qū)ê头聪驌舸┨匦詫C端口的正向和負向電壓尖峰泄放掉。如果IC端口加入負電壓，對地的二極管會導(dǎo)通，P型襯底會流過電流。而內(nèi)部所有電路均做在P型襯底上，該電流會影響其工作，尤其是高精度模擬電路如基準電壓電路等。
[0003]實際應(yīng)用環(huán)境可能會導(dǎo)致IC端口產(chǎn)生負電壓。在如圖1所示的鋰電池保護系統(tǒng)的應(yīng)用方案中，其中電池包正端PACK+接負載或者充電器。當連接有充電器時，電池包正端PACK+電壓為高，對電池充電。當實際中可能發(fā)生充電器接反的情況，此時電池包正端PACK+即產(chǎn)生負電壓，負電壓的大小與充電器電壓相關(guān)。
[0004]電池包正端PACK+的負電壓通過電阻Rpack傳到芯片端口 Packin，芯片端口Packin內(nèi)部ESD電路形成P襯底到芯片端口 Packin的二極管導(dǎo)通，產(chǎn)生襯底電流，引起芯片(IC)內(nèi)部工作異常，導(dǎo)致整個鋰電池保護系統(tǒng)不穩(wěn)定。

【發(fā)明內(nèi)容】

[0005]本發(fā)明所要解決的技術(shù)問題是提供一種負電壓箝位電路，利用負反饋技術(shù)箝制外部負電壓，保證芯片不受到前述的負電壓影響。
[0006]為解決上述技術(shù)問題，本發(fā)明提供一種負電壓箝位電路，包括NMOS管、外部限流電阻和運算放大器；
[0007]其中，所述運算放大器的正輸入端接一基準電壓，負輸入端接一芯片端口，輸出端接所述NMOS管的柵極；
[0008]所述NMOS管的源極接地，漏極接所述芯片端口 ；所述芯片端口向外與所述外部限流電阻連接，所述外部限流電阻再接一外部輸入電壓。
[0009]可選地，所述基準電壓作為所述芯片端口的箝位電壓，選取-0.5V到OV之間的電壓。
[0010]可選地，所述基準電壓系通過在所述運算放大器的輸入管加入失調(diào)電壓實現(xiàn)。
[0011]可選地，所述外部限流電阻系根據(jù)所述外部輸入電壓的最負電壓選取，保證所述外部限流電阻流過的最大電流不超過芯片內(nèi)部的所述NMOS管的最大耐流。
[0012]可選地，所述NMOS管的尺寸系根據(jù)驅(qū)動能力選取，當所述外部輸入電壓為負電壓時，所述NMOS管能提供所述外部限流電阻上流過的電流，保證負反饋環(huán)路工作正常。
[0013]可選地，對于任意可能輸入負電壓的所述芯片端口，通過選擇所述外部限流電阻和/或所述NMOS管的尺寸，將所述芯片端口的電壓箝制在合適的值。
[0014]與現(xiàn)有技術(shù)相比，本發(fā)明具有以下優(yōu)點:
[0015]本發(fā)明利用負反饋環(huán)路箝制外部負電壓，將芯片端口的負電壓箝制在高于-0.5V的電壓，從而避免了外部負電壓導(dǎo)致芯片端口 ESD電路打開，產(chǎn)生芯片襯底電流，引起內(nèi)部電路工作失效的情況。本發(fā)明可以很好地解決芯片端口在應(yīng)用中遇到負電壓，內(nèi)部工作異常的問題，保證芯片不受到負電壓影響。
【附圖說明】
[0016]本發(fā)明的上述的以及其他的特征、性質(zhì)和優(yōu)勢將通過下面結(jié)合附圖和實施例的描述而變得更加明顯，其中:
[0017]圖1為現(xiàn)有技術(shù)中的一種鋰電池保護系統(tǒng)的電路結(jié)構(gòu)圖；
[0018]圖2為本發(fā)明一個實施例的負電壓箝位電路的結(jié)構(gòu)示意圖。
[0019]附圖標記說明:
[0020]Pack+:電池包正端 Pack-:電池包負端NSl:放電管
[0021]NS2:充電管DSG:放電管控制端CHG:充電管控制端
[0022]Rpack:電阻Packin:芯片(IC)端口 VDD:電源端
[0023]GND:接地端Vref:基準電壓OPl:運算放大器
[0024]M1:NM0S管VIN_IC:芯片端口Rl:外部限流電阻
[0025]VIN:外部輸入電壓
【具體實施方式】
[0026]下面結(jié)合具體實施例和附圖對本發(fā)明作進一步說明，在以下的描述中闡述了更多的細節(jié)以便于充分理解本發(fā)明，但是本發(fā)明顯然能夠以多種不同于此描述的其它方式來實施，本領(lǐng)域技術(shù)人員可以在不違背本發(fā)明內(nèi)涵的情況下根據(jù)實際應(yīng)用情況作類似推廣、演繹，因此不應(yīng)以此具體實施例的內(nèi)容限制本發(fā)明的保護范圍。
[0027]圖2為本發(fā)明一個實施例的負電壓箝位電路的結(jié)構(gòu)示意圖。如圖2所示，該負電壓箝位電路200主要包括NMOS管M1、外部限流電阻Rl以及運算放大器0P1。其中，運算放大器OPl的正輸入端接一基準電壓Vref，負輸入端接一芯片端口 VIN_IC，輸出端接NMOS管Ml的柵極。NMOS管Ml的源極接地，漏極接芯片端口 VIN_IC。芯片端口 VIN_IC向外與外部限流電阻Rl連接，外部限流電阻Rl再接一外部輸入電壓VIN。這樣當外部輸入電壓VIN為負電壓時，通過負反饋將芯片端口 VIN_IC的電壓箝制在基準電壓Vref。而當外部輸入電壓VIN為正電壓時，NMOS管Ml關(guān)閉，該電路不起作用，不影響正常工作。
[0028]在本實施例中，基準電壓Vref作為芯片端口 VIN_IC的箝位電壓，根據(jù)實際電路選取，可選取-0.5V到OV之間的電壓。其中，基準電壓Vref可以通過在運算放大器OPl的輸入管人為加入失調(diào)電壓實現(xiàn)。當外部輸入電壓VIN為負電壓時，芯片端口 VIN_IC檢測到該負電壓，通過運算放大器OPl與基準電壓Vref比較，該負電壓低于基準電壓Vref，運算放大器OPl的輸出高，NMOS管Ml導(dǎo)通，將芯片端口 VIN_IC的電壓拉至與基準電壓Vref接近的電位。通過該負反饋過程，芯片端口 VIN_IC的引腳電壓維持在基準電壓Vref，該電壓保證不開啟ESD緩沖器，不會影響內(nèi)部電路。外部限流電阻Rl上的電流通過NMOS管Ml開啟供給。
[0029]當外部輸入電壓VIN正常輸入為正電壓時，芯片端口 VIN_IC也為正電壓，該電壓通過運算放大器OPl與基準電壓Vref比較，輸出低電平，將NMOS管Ml關(guān)閉，不影響外部輸入電壓VIN的輸入。
[0030]另外，外部限流電阻Rl可以根據(jù)外部輸入電壓VIN的最負電壓選取，保證外部限流電阻Rl流過的最大電流不超過芯片內(nèi)部的NMOS管Ml的最大耐流。NMOS管Ml的尺寸可以根據(jù)驅(qū)動能力選取，當外部輸入電壓VIN為負電壓時，NMOS管Ml能提供外部限流電阻Rl上流過的電流，保證負反饋環(huán)路工作正常。
[0031]對于任意可能輸入負電壓的芯片端口 VIN_IC，可以通過選擇外部限流電阻Rl和/或NMOS管Ml的尺寸，將芯片端口 VIN_IC的電壓箝制在合適的值。這樣，不會因為負電壓打開ESD電路，導(dǎo)致芯片內(nèi)部工作異常。
[0032]綜上所述，本發(fā)明利用負反饋環(huán)路箝制外部負電壓，將芯片端口的負電壓箝制在高于-0.5V的電壓，從而避免了外部負電壓導(dǎo)致芯片端口 ESD電路打開，產(chǎn)生芯片襯底電流，引起內(nèi)部電路工作失效的情況。本發(fā)明可以很好地解決芯片端口在應(yīng)用中遇到負電壓，內(nèi)部工作異常的問題，保證芯片不受到負電壓影響。
[0033]本發(fā)明雖然以較佳實施例公開如上，但其并不是用來限定本發(fā)明，任何本領(lǐng)域技術(shù)人員在不脫離本發(fā)明的精神和范圍內(nèi)，都可以做出可能的變動和修改。因此，凡是未脫離本發(fā)明技術(shù)方案的內(nèi)容，依據(jù)本發(fā)明的技術(shù)實質(zhì)對以上實施例所作的任何修改、等同變化及修飾，均落入本發(fā)明權(quán)利要求所界定的保護范圍之內(nèi)。
【主權(quán)項】
1.一種負電壓箝位電路（200)，包括NMOS管（M1)、外部限流電阻（R1)和運算放大器(OP1)；其中，所述運算放大器（OP1)的正輸入端接一基準電壓（Vref)，負輸入端接一芯片端口（VIN_IC)，輸出端接所述NMOS管（Ml)的柵極；所述NMOS管（Ml)的源極接地，漏極接所述芯片端口（VIN_IC);所述芯片端口（VIN_1C)向外與所述外部限流電阻（R1)連接，所述外部限流電阻（R1)再接一外部輸入電壓(VIN) 02.根據(jù)權(quán)利要求1所述的負電壓箝位電路（200)，其特征在于，所述基準電壓（Vref)作為所述芯片端口（VIN_IC)的箝位電壓，選取-0. 5V到0V之間的電壓。3.根據(jù)權(quán)利要求2所述的負電壓箝位電路（200)，其特征在于，所述基準電壓（Vref)系通過在所述運算放大器（OP1)的輸入管加入失調(diào)電壓實現(xiàn)。4.根據(jù)權(quán)利要求3所述的負電壓箝位電路（200)，其特征在于，所述外部限流電阻（R1)系根據(jù)所述外部輸入電壓（VIN)的最負電壓選取，保證所述外部限流電阻（R1)流過的最大電流不超過芯片內(nèi)部的所述NMOS管（Ml)的最大耐流。5.根據(jù)權(quán)利要求4所述的負電壓箝位電路（200)，其特征在于，所述NMOS管（Ml)的尺寸系根據(jù)驅(qū)動能力選取，當所述外部輸入電壓（VIN)為負電壓時，所述NMOS管（Ml)能提供所述外部限流電阻（R1)上流過的電流，保證負反饋環(huán)路工作正常。6.根據(jù)權(quán)利要求5所述的負電壓箝位電路（200)，其特征在于，對于任意可能輸入負電壓的所述芯片端口（VIN_IC)，通過選擇所述外部限流電阻（R1)和/或所述NMOS管（Ml)的尺寸，將所述芯片端口（VIN_IC)的電壓箝制在合適的值。
【專利摘要】本發(fā)明提供一種負電壓箝位電路，包括NMOS管、外部限流電阻和運算放大器；其中，運算放大器的正輸入端接一基準電壓，負輸入端接一芯片端口，輸出端接NMOS管的柵極；NMOS管的源極接地，漏極接芯片端口；芯片端口向外與外部限流電阻連接，外部限流電阻再接一外部輸入電壓。本發(fā)明利用負反饋技術(shù)箝制外部負電壓，保證芯片不受到負電壓影響。
【IPC分類】G05F1/56
【公開號】CN105005346
【申請?zhí)枴緾N201510304501
【發(fā)明人】羅彥
【申請人】中穎電子股份有限公司
【公開日】2015年10月28日
【申請日】2015年6月4日