高速并行d/a時(shí)鐘同步裝置的制造方法
【技術(shù)領(lǐng)域】
[0001]本發(fā)明涉及信號(hào)產(chǎn)生領(lǐng)域，更具體地涉及高速并行D/A時(shí)鐘同步裝置及同步方法。
【背景技術(shù)】
[0002]雷達(dá)的高分辨能力、抗干擾能力與雷達(dá)信號(hào)的帶寬緊密相關(guān)，例如，為了提高測(cè)距精度和距離分辨力，對(duì)目標(biāo)進(jìn)行成像識(shí)別，要求雷達(dá)發(fā)射的信號(hào)具有大的帶寬、時(shí)寬乘積一一寬脈沖內(nèi)附加寬帶調(diào)頻信號(hào)，以擴(kuò)展信號(hào)頻帶提高雷達(dá)總體性能。這涉及到大帶寬信號(hào)的產(chǎn)生技術(shù)。
[0003]目前在多數(shù)寬帶雷達(dá)系統(tǒng)中使用最多的是線性調(diào)頻信號(hào)(LFM)，隨著數(shù)字技術(shù)的日臻成熟和超大規(guī)模集成電路技術(shù)的高速發(fā)展，以直接數(shù)字頻率合成(DDFS)法和波形存儲(chǔ)直讀(DDWS)法為代表的數(shù)字方法產(chǎn)生超寬帶雷達(dá)線性調(diào)頻(LFM)信號(hào)的技術(shù)越來(lái)越受到重視。其中波形存儲(chǔ)直讀法(DDWS)以其對(duì)器件依賴性小、信號(hào)參數(shù)可實(shí)時(shí)修改、能夠進(jìn)行預(yù)失真處理等特點(diǎn)，在大帶寬基帶1、Q信號(hào)產(chǎn)生中得到了廣泛的應(yīng)用。后級(jí)再輔以“正交調(diào)制+倍頻/上變頻”模擬鏈路，可以靈活實(shí)現(xiàn)多頻段、多模式的射頻激勵(lì)信號(hào)。
[0004]波形存儲(chǔ)直讀法的原理為，根據(jù)預(yù)定的采樣頻率以及所需信號(hào)的帶寬、時(shí)寬等參數(shù)，由信號(hào)的數(shù)學(xué)表達(dá)式計(jì)算出信號(hào)各點(diǎn)采樣值，并按采樣順序預(yù)先存儲(chǔ)在高速存儲(chǔ)器中，信號(hào)產(chǎn)生期間，通過(guò)對(duì)轉(zhuǎn)換時(shí)鐘計(jì)數(shù)產(chǎn)生高速地址并尋址存儲(chǔ)器，依次讀出采樣數(shù)據(jù)進(jìn)行數(shù)模轉(zhuǎn)換，再經(jīng)過(guò)低通濾波器產(chǎn)生所需模擬信號(hào)。該方案通常以高速FPGA+D/A為核心，輔以外圍時(shí)序控制電路、時(shí)鐘處理電路等。其中FPGA是整個(gè)信號(hào)產(chǎn)生單元的數(shù)據(jù)源，D/A則負(fù)責(zé)將FPGA的數(shù)據(jù)轉(zhuǎn)換成模擬基帶信號(hào)輸出，完成1、Q信號(hào)的產(chǎn)生。由于單片D/A無(wú)法直接產(chǎn)生GHz以上大帶寬信號(hào)，現(xiàn)階段常用兩片D/A并行工作的方式分別產(chǎn)生大帶寬的1、Q信號(hào)，再送入正交調(diào)制器進(jìn)行頻率搬移和頻譜擴(kuò)展。這樣，兩路(或多路)D/A的同步工作就成為信號(hào)產(chǎn)生的關(guān)鍵技術(shù)。在高達(dá)2GHz的時(shí)鐘頻率的情況下，數(shù)模轉(zhuǎn)換間隔僅有500ps，即使兩路DAC的觸發(fā)時(shí)刻有ps級(jí)的誤差，引起的不同步也是相當(dāng)可觀的。
[0005]針對(duì)通道間的同步誤差，現(xiàn)有技術(shù)往往在數(shù)字域進(jìn)行解決，或者對(duì)轉(zhuǎn)換時(shí)鐘和觸發(fā)信號(hào)進(jìn)行處理，結(jié)合鎖相環(huán)路并通過(guò)電路優(yōu)化設(shè)計(jì)等手段，實(shí)現(xiàn)多路D/A的同步。但是現(xiàn)有方法在D/A轉(zhuǎn)換速率較低的情況下是適用的，一旦涉及高速D/A，類似合成孔徑雷達(dá)(SAR)中信號(hào)時(shí)鐘頻率在2GHz以上，此時(shí)電路對(duì)信號(hào)抖動(dòng)非常敏感，每次上電或復(fù)位時(shí)ps級(jí)的誤差即可能帶來(lái)通道間的不同步，這種情況下上述方法很難保證信號(hào)產(chǎn)生通道間延遲時(shí)間差基本為O或保持恒定狀態(tài)，也就難以從根本上解決同步問(wèn)題。

【發(fā)明內(nèi)容】

[0006]為了解決上述技術(shù)難題，本發(fā)明的一個(gè)目的在于提供一種高速并行D/A時(shí)鐘同步裝置，本發(fā)明的再一個(gè)目的在于提供一種高速并行D/A時(shí)鐘同步方法。本發(fā)明可以通過(guò)大幅壓縮觸發(fā)初始時(shí)刻的不穩(wěn)定時(shí)間，有效克服時(shí)鐘抖動(dòng)帶來(lái)的誤差影響。
[0007]具體地，作為本發(fā)明的一個(gè)方面，本發(fā)明提供了一種高速并行D/A時(shí)鐘同步裝置，包括:
[0008]信號(hào)調(diào)理單元，用于調(diào)節(jié)所述高速并行D/A時(shí)鐘同步裝置的時(shí)鐘信號(hào)的幅度大小，在開(kāi)關(guān)單元的控制狀態(tài)為接通之前把所述時(shí)鐘信號(hào)的幅度提高至相對(duì)于放大單元飽和的程度，待狀態(tài)穩(wěn)定后再降低所述時(shí)鐘信號(hào)的幅度，使所述放大單元工作在線性區(qū)間；
[0009]開(kāi)關(guān)單元，用于控制所述經(jīng)信號(hào)調(diào)理單元調(diào)節(jié)的時(shí)鐘信號(hào)的通斷，進(jìn)而控制所述高速并行D/A時(shí)鐘同步裝置正常工作的起始和截止時(shí)刻；
[0010]放大單元，用于在所述開(kāi)關(guān)單元的控制狀態(tài)為接通時(shí)把所述經(jīng)信號(hào)調(diào)理單元調(diào)節(jié)的時(shí)鐘信號(hào)輸出到合適的電平，并在所述開(kāi)關(guān)單元導(dǎo)通/截止瞬間飽和工作，提高所述開(kāi)關(guān)電路上升沿/下降沿的陡峭度。
[0011]其中，所述信號(hào)調(diào)理單元由壓控衰減電路構(gòu)成。
[0012]其中，所述開(kāi)關(guān)單元選用美國(guó)M/A-C0M公司的SW-311或中國(guó)電科集團(tuán)13所生產(chǎn)的 HE-118。
[0013]其中，所述高速并行D/A時(shí)鐘同步裝置還包括兩路功分網(wǎng)絡(luò)，用于在將所述高速并行D/A時(shí)鐘同步裝置的時(shí)鐘信號(hào)輸入到所述信號(hào)調(diào)理單元之前，將所述時(shí)鐘信號(hào)等分成兩路，一路輸入到所述信號(hào)調(diào)理單元作為D/A工作時(shí)鐘，另一路輸入到FPGA輸入端的時(shí)鐘管理芯片，作為所述FPGA的工作時(shí)鐘。
[0014]其中，所述高速并行D/A時(shí)鐘同步裝置還包括2N路功分網(wǎng)絡(luò)，用于把所述放大單元輸出的時(shí)鐘信號(hào)分成等幅2XN路信號(hào)，同時(shí)完成單端至差分的轉(zhuǎn)換功能，即這些信號(hào)兩個(gè)一組、每組信號(hào)相位相差180°，滿足后級(jí)多通道D/A單元差分時(shí)鐘的使用要求。
[0015]其中，所述2N路功分網(wǎng)絡(luò)滿足后級(jí)多通道D/A單元間有20dB以上的隔離度、且引入足夠小插入損耗的要求。
[0016]作為本發(fā)明的另一個(gè)方面，本發(fā)明還提供了一種高速并行D/A時(shí)鐘同步方法，包括以下步驟:
[0017]系統(tǒng)上電后通過(guò)控制單元調(diào)低信號(hào)調(diào)理單元的控制電壓值，提高所述高速并行D/A時(shí)鐘同步裝置的時(shí)鐘信號(hào)的輸出幅度至相對(duì)于放大單元飽和的程度；
[0018]多通道D/A單元開(kāi)始工作；
[0019]延時(shí)一定時(shí)間，提高所述信號(hào)調(diào)理單元的控制電壓，將所述時(shí)鐘信號(hào)的輸出幅度降至使所述放大單元處于線性工作的區(qū)域內(nèi)；
[0020]所述放大單元將所述時(shí)鐘信號(hào)輸出到2N路功分網(wǎng)絡(luò)，將所述時(shí)鐘信號(hào)分成等幅2XN路信號(hào)，同時(shí)完成差分轉(zhuǎn)換功能，即這些信號(hào)兩個(gè)一組、每組信號(hào)相位相差180°，滿足后級(jí)多通道D/A單元差分時(shí)鐘的使用要求；
[0021]判斷多通道D/A單元工作是否完成；
[0022]在所述多通道D/A單元停止工作指令發(fā)出前，先把所述信號(hào)調(diào)理單元的控制電壓值調(diào)低，即再次提高信號(hào)的輸出幅度到使所述放大單元飽和的程度；
[0023]所述多通道D/A單元接到系統(tǒng)指令停止工作，系統(tǒng)斷電。
[0024]其中，所述信號(hào)調(diào)理單元由壓控衰減電路構(gòu)成。
[0025]其中，所述高速并行D/A時(shí)鐘同步裝置的時(shí)鐘信號(hào)在輸入到所述信號(hào)調(diào)理單元之前，被等分成兩路，一路輸入到所述信號(hào)調(diào)理單元作為D/A工作時(shí)鐘，另一路輸入到FPGA輸入端的時(shí)鐘管理芯片，作為所述FPGA的工作時(shí)鐘。
[0026]其中，所述將時(shí)鐘信號(hào)分成等幅2XN路信號(hào)的步驟中，還滿足后級(jí)多通道D/A單元間有20dB以上的隔離度、且引入足夠小插入損耗的要求。
[0027]基于上述技術(shù)方案可知，本發(fā)明的高速并行D/A時(shí)鐘同步裝置可以把多通道寬帶信號(hào)產(chǎn)生系統(tǒng)的同步性只集中在射頻開(kāi)關(guān)的通斷上，再通過(guò)配置外圍電路，將開(kāi)關(guān)通斷瞬間的過(guò)渡時(shí)間(即開(kāi)關(guān)的上升沿和下降沿)大幅壓縮，消除D/A轉(zhuǎn)換起始時(shí)刻時(shí)鐘抖動(dòng)帶來(lái)的誤差影響，使得時(shí)鐘信號(hào)幅度在各通道內(nèi)得到一致的識(shí)別，實(shí)現(xiàn)多通道D/A單元的穩(wěn)定同步工作，具有良好的穩(wěn)定性和可靠性，可以從根本上解決多通道高速D/A工作時(shí)的同步性問(wèn)題；另一方面利用射頻電路噪聲小的特性，完成高速時(shí)鐘信號(hào)從單端到差分的低噪聲轉(zhuǎn)換，可以滿足電路差分信號(hào)使用要求。
【附圖說(shuō)明】
[0028]圖1是本發(fā)明的高速并行D/A時(shí)鐘同步裝置的結(jié)構(gòu)原理圖；
[0029]圖2是本發(fā)明的高速并行D/A時(shí)鐘同步裝置工作流程圖；
[0030]圖3是本發(fā)明的高速并行D/A時(shí)鐘同步裝置電路圖；
[0031]圖4是作為本發(fā)明一實(shí)施例的2GHz時(shí)鐘信號(hào)的波形圖，其中圖4(a)為2GHz時(shí)鐘信號(hào)只經(jīng)過(guò)射頻開(kāi)關(guān)后的波形圖(初始工作時(shí))，圖4(b)為該2GHz時(shí)鐘信號(hào)經(jīng)過(guò)本同步