所述第一鏡像電流支路的輸出節(jié)點連接所述運算放大器1的第一輸入端，所述第二鏡像電流支路的輸出節(jié)點連接所述運算放大器1的第二輸入端，所述運算放大器1的輸出端控制所述三個鏡像電流支路的大??；本發(fā)明實施例中，所述運算放大器1的第一輸入端為反相輸入端，第二輸入端為正相輸入端；在其它實例例中也能二者對調。
[0029]所述第三鏡像電流支路的輸出節(jié)點作為基準電壓的輸出端OUT ;所述第三鏡像電流支路的輸出節(jié)點和地GND之間具有輸出電容C0。
[0030]第一 NM0S管M4的柵極連接所述第二鏡像電路的輸出節(jié)點，所述第一 NM0S管M4的源極接電源電壓VDD，所述第一 NM0S管M4的漏極連接所述第三鏡像電流支路的輸出節(jié)點OUT。在上電時利用所述第一雙極型晶體管Q1的基射極電壓使所述第一 NM0S管M4打開實現對所述輸出電容C0充電，這樣能提高上電過程中對所述輸出電容C0充電的電流，從而能提高電路的開啟速度；當所述基準電壓的輸出端OUT電壓升高大于所述第一雙極型晶體管Q1的基射極電壓和所述第一 NM0S管M4的閾值電壓差時所述第一 NM0S管M4自動關閉；和圖1相比，當所述第一 NM0S管M4關閉后，本發(fā)明實施例的電路和圖1的現有電路完全相同，所以不會影響到原電路的工作，也不會帶來額外的功耗。
[0031]本發(fā)明實施例中，所述第一鏡像電流支路由第一 PM0S管Ml組成，所述第二鏡像電流支路由第二 PM0S管M2組成，所述第三鏡像電流支路由第三PM0S管M3組成；所述第一 PM0S管Ml、所述第二 PM0S管M2和所述第三PM0S管M3的源極都接工作電壓，所述第一PM0S管Ml、所述第二 PM0S管M2和所述第三PM0S管M3的柵極都接所述運算放大器1的輸出端，所述第一 PM0S管Ml的漏極為所述第一鏡像電流支路的輸出節(jié)點，所述第二 PM0S管M2的漏極為所述第二鏡像電流支路的輸出節(jié)點，所述第三PM0S管M3的漏極為所述第三鏡像電流支路的輸出節(jié)點。在其他實施例中，三支鏡像電流支路也能采用其他替代結構。
[0032]通過對圖1所示的現有電路和圖2所示的本發(fā)明實施例電路進行仿真可以得到，現有電路啟動時間為3.983微秒，本發(fā)明較佳實施例電路啟動時間為2.799微秒。
[0033]以上通過具體實施例對本發(fā)明進行了詳細的說明，但這些并非構成對本發(fā)明的限制。在不脫離本發(fā)明原理的情況下，本領域的技術人員還可做出許多變形和改進，這些也應視為本發(fā)明的保護范圍。
【主權項】
1.一種帶隙基準源電路，其特征在于，包括:三個鏡像電流支路、三個電阻、兩個雙極型晶體管和一個運算放大器； 所述三個鏡像電流支路的電流大小成比例關系； 第一雙極型晶體管和第二雙極型晶體管的類型相同且所述第二雙極型晶體管的發(fā)射極面積為所述第一雙極型晶體管的發(fā)射極面積的N倍，N大于1 ;所述第一雙極型晶體管的基極和集電極連接在一起呈二極管結構，所述第二雙極型晶體管的基極和集電極連接在一起呈二極管結構； 所述第一雙極型晶體管連接在所述第一鏡像電路支路的輸出節(jié)點和地之間； 第一電阻的第一端和所述第二鏡像電路支路的輸出節(jié)點相連，所述第二雙極型晶體管連接在所述第一電阻和地之間； 第二電阻連接在所述第一電阻的第一端和地之間； 第三電阻連接于第三鏡像電流支路的輸出節(jié)點和地之間； 所述第一鏡像電流支路的輸出節(jié)點連接所述運算放大器的第一輸入端，所述第二鏡像電流支路的輸出節(jié)點連接所述運算放大器的第二輸入端，所述運算放大器的輸出端控制所述三個鏡像電流支路的大??；所述第三鏡像電流支路的輸出節(jié)點作為基準電壓的輸出端；所述第三鏡像電流支路的輸出節(jié)點和地之間具有輸出電容； 第一 NMOS管的柵極連接所述第二鏡像電路的輸出節(jié)點，所述第一 NMOS管的源極接電源電壓，所述第一 NMOS管的漏極連接所述第三鏡像電流支路的輸出節(jié)點；在上電時利用所述第一雙極型晶體管的基射極電壓使所述第一 NMOS管打開實現對所述輸出電容充電，當所述基準電壓的輸出端電壓升高大于所述第一雙極型晶體管的基射極電壓和所述第一NMOS管的閾值電壓差時所述第一 NMOS管自動關閉。2.如權利要求1所述帶隙基準源電路，其特征在于:所述第一鏡像電流支路由第一PMOS管組成，所述第二鏡像電流支路由第二 PMOS管組成，所述第三鏡像電流支路由第三PMOS管組成；所述第一 PMOS管、所述第二 PMOS管和所述第三PMOS管的源極都接工作電壓，所述第一 PMOS管、所述第二 PMOS管和所述第三PMOS管的柵極都接所述運算放大器的輸出端，所述第一 PMOS管的漏極為所述第一鏡像電流支路的輸出節(jié)點，所述第二 PMOS管的漏極為所述第二鏡像電流支路的輸出節(jié)點，所述第三PMOS管的漏極為所述第三鏡像電流支路的輸出節(jié)點。3.如權利要求1所述帶隙基準源電路，其特征在于:所述第一雙極型晶體管和所述第二雙極型晶體管都為PNP管。4.如權利要求1所述帶隙基準源電路，其特征在于:所述第一雙極型晶體管和所述第二雙極型晶體管都為NPN管。
【專利摘要】本發(fā)明公開了一種帶隙基準源電路，第一雙極型晶體管連接在第一鏡像電路支路的輸出節(jié)點和地之間；第二雙極型晶體管通過第一電阻和第二鏡像電路支路的輸出節(jié)點相連，第三電阻連接于第三鏡像電流支路的輸出節(jié)點和地之間，第三鏡像電流支路的輸出節(jié)點作為基準電壓的輸出端；第三鏡像電流支路的輸出節(jié)點和地之間具有輸出電容；第一NMOS管的柵極連接第二鏡像電路的輸出節(jié)點，源極接電源電壓，漏極連接第三鏡像電流支路的輸出節(jié)點；在上電時利用第一雙極型晶體管的基射極電壓使第一NMOS管打開實現對輸出電容充電，當基準電壓的輸出端電壓升高后第一NMOS管會自動關閉。本發(fā)明能夠加快電路啟動速度且不增加額外功耗。
【IPC分類】G05F1/56
【公開號】CN105388951
【申請?zhí)枴緾N201510992759
【發(fā)明人】邵博聞
【申請人】上海華虹宏力半導體制造有限公司
【公開日】2016年3月9日
【申請日】2015年12月25日