一種帶被試件同步功能的三通道編碼器細(xì)分及位置信息采集裝置的制造方法
【技術(shù)領(lǐng)域】
[0001] 本發(fā)明涉及的是一種帶被試件同步功能的三通道編碼器細(xì)分及位置信息采集裝 置，可應(yīng)用于數(shù)控系統(tǒng)中，以提高控制系統(tǒng)精度、為控制單元提供位置信息、為計(jì)算機(jī)采集 編碼器數(shù)據(jù)以及測(cè)試領(lǐng)域中進(jìn)行編碼器和被試件的同步，屬于正余弦編碼器細(xì)分、編碼器 位置信息采集以及數(shù)控系統(tǒng)技術(shù)領(lǐng)域。
【背景技術(shù)】
[0002] 數(shù)控和工控系統(tǒng)在測(cè)量和控制過程中，編碼器是最常用的閉環(huán)反饋裝置，編碼器 信息的采集精度和信息傳輸速度在很大程度上決定了整個(gè)系統(tǒng)的響應(yīng)速度和精度。編碼器 的種類主要分為增量式和絕對(duì)式，通常在高精度的系統(tǒng)中會(huì)采用增量式的正余弦編碼器， 因?yàn)槔镁幋a器的正余弦信號(hào)可以進(jìn)行細(xì)分提高編碼器的分辨率，從而提高系統(tǒng)的精度。 同時(shí)，采集之后的數(shù)據(jù)傳輸接口也會(huì)影響整個(gè)系統(tǒng)的速度、精度以及穩(wěn)定性。
[0003] 傳統(tǒng)的數(shù)控和工控系統(tǒng)中，對(duì)于正余弦編碼器，一般先將正余弦信號(hào)整形為方波 脈沖信號(hào)再傳輸?shù)紻SP(數(shù)字信號(hào)處理器)的正交計(jì)數(shù)模塊，由DSP來完成編碼器的位置和速 度信息的采集，最終完成對(duì)整個(gè)系統(tǒng)的閉環(huán)控制。但是該處理方法主要存在以下三個(gè)缺點(diǎn)： 第一，編碼器的分辨率沒有得到提升，系統(tǒng)控制精度也沒有得到提升;第二，用DSP來采集和 處理數(shù)據(jù)會(huì)影響CPU(中央處理器)對(duì)整個(gè)系統(tǒng)控制的實(shí)時(shí)性;第三，只能在特定產(chǎn)品上使 用，不能應(yīng)用在其他控制系統(tǒng)上。
[0004] 為了提高系統(tǒng)的控制精度，一般會(huì)采用軟件或者硬件對(duì)編碼器的正余弦信號(hào)進(jìn)行 細(xì)分，以提高分辨率。硬件細(xì)分的方法主要是通過比較器電路來比較參考電平和編碼器的 信號(hào)電平，得到細(xì)分?jǐn)?shù)據(jù)，但是該方法實(shí)現(xiàn)復(fù)雜，靈活性低，細(xì)分的精度也不能保證。軟件細(xì) 分通常采用DSP或MCU(微處理器）附加 ADC(模數(shù)轉(zhuǎn)換）等相關(guān)外圍電路，運(yùn)行相關(guān)細(xì)分算法 得到細(xì)分?jǐn)?shù)據(jù)，但相對(duì)硬件而言，軟件細(xì)分方法速度減慢，且CHJ占用率較高。
[0005] 隨著FPGA(現(xiàn)場(chǎng)可編程邏輯陣列）的成本不斷降低，應(yīng)用的領(lǐng)域也越來越廣。利用 EDA工具開發(fā)FPGA，發(fā)揮其高速、并行、可靠等特點(diǎn)，設(shè)計(jì)相關(guān)算法對(duì)編碼器數(shù)據(jù)進(jìn)行細(xì)分并 且對(duì)外提供標(biāo)準(zhǔn)化的接口。同時(shí)，越來越多的控制系統(tǒng)要求具有標(biāo)準(zhǔn)化接口、中心化控制、 遠(yuǎn)程控制以及對(duì)數(shù)據(jù)進(jìn)行可視化處理和保存等特點(diǎn)，因此配備工業(yè)控制計(jì)算機(jī)或具有良好 的人機(jī)交互界面高集成度控制系統(tǒng)已經(jīng)成為一種趨勢(shì)。

【發(fā)明內(nèi)容】

[0006] 本發(fā)明的目的在于克服現(xiàn)有技術(shù)存在的不足，而提供一種帶被試件同步功能的三 通道編碼器細(xì)分及位置采集裝置，該裝置具有三通道的正余弦編碼器信號(hào)輸入接口，同時(shí) 具體PCI接口、RS-422A接口以及EnDat接口，可用于連接計(jì)算機(jī)和DSP，還能將細(xì)分后的編碼 器數(shù)據(jù)通過EnDat接口傳輸給后續(xù)電子設(shè)備。
[0007] 為實(shí)現(xiàn)上述目的，本發(fā)明采用如下技術(shù)方案:一種帶被試件同步功能的三通道編 碼器細(xì)分及位置信息采集裝置，它包括FPGA芯片以及與其相連的差分轉(zhuǎn)單端模塊、模數(shù)轉(zhuǎn) 換(ADC)模塊、兩路RS-422A模塊、EnDat接口模塊、PCI接口模塊，其中：
[0008] 所述差分轉(zhuǎn)單端模塊用于將增量式正余弦編碼器輸入的差分信號(hào)轉(zhuǎn)換為單端信 號(hào)，以方便后續(xù)的模數(shù)轉(zhuǎn)換(ADC)模塊做進(jìn)一步的處理；
[0009] 所述的模數(shù)轉(zhuǎn)換(ADC)模塊用于將編碼器單端的正余弦模擬信號(hào)經(jīng)過數(shù)據(jù)采樣轉(zhuǎn) 換成數(shù)字電路可處理的數(shù)字信號(hào)，以便后續(xù)數(shù)字電路對(duì)數(shù)據(jù)進(jìn)行處理；
[0010]所述的兩路RS-422A模塊用于與計(jì)算機(jī)或者DSP連接，將三軸數(shù)據(jù)以及被試件數(shù)據(jù) 按照RS-422A串口標(biāo)準(zhǔn)輸出至后續(xù)電子設(shè)備；
[0011]所述的EnDat接口模塊用于與后續(xù)具有EnDat接口的設(shè)備相連，將三軸數(shù)據(jù)以及被 試件數(shù)據(jù)按照EnDat接口標(biāo)準(zhǔn)輸出至后續(xù)電子設(shè)備；
[0012] 所述PCI接口模塊用于與計(jì)算機(jī)的PCI擴(kuò)展接口相連接，使得計(jì)算機(jī)可以高速、穩(wěn) 定地獲取數(shù)據(jù)，便于后續(xù)的數(shù)據(jù)處理以及保存；
[0013] 本發(fā)明采用FPGA作為裝置的控制核心，利用FPGA并行特性，在單個(gè)FPGA芯片中集 成了時(shí)鐘管理模塊、編碼器AD數(shù)據(jù)濾波模塊、編碼器信號(hào)誤差修正模塊、編碼器信號(hào)細(xì)分模 塊、三軸數(shù)據(jù)同步模塊、被試件數(shù)據(jù)同步模塊、RS-422A控制模塊、EnDat接口控制模塊、PCI 接口控制模塊。
[0014] 作為優(yōu)選:所述FPGA芯片內(nèi)的時(shí)鐘管理模塊是將外部晶振輸入的時(shí)鐘信號(hào)通過鎖 相環(huán)以及分頻邏輯，生成系統(tǒng)各個(gè)模塊需要的不同頻率的時(shí)鐘信號(hào)，包括系統(tǒng)主處理時(shí)鐘、 編碼器細(xì)分時(shí)鐘、數(shù)據(jù)同步時(shí)鐘、串口時(shí)鐘、EnDat接口時(shí)鐘;所述的時(shí)鐘管理模塊根據(jù)外部 輸入的晶振時(shí)鐘設(shè)置好倍頻和分頻比，利用FPGA內(nèi)部集成的鎖相環(huán)及分頻邏輯輸出需要的 時(shí)鐘信號(hào)，供其它模塊使用。
[0015] 作為優(yōu)選:所述FPGA芯片內(nèi)的編碼器AD數(shù)據(jù)濾波模塊是對(duì)AD采集到的編碼器數(shù)據(jù) 跳點(diǎn)進(jìn)行剔除以及數(shù)據(jù)的毛刺進(jìn)行濾波，具體包括以下步驟：
[0016] 設(shè)定一個(gè)跳點(diǎn)的閥值a，假設(shè)當(dāng)前正余弦輸入值和后續(xù)的正余弦值分別為XQ，X1， X2;當(dāng)XQ和XI，XI和X2的差值都大于a，并且XQ和X2的差值小于a的時(shí)候認(rèn)定XI為正余弦輸入的 一個(gè)跳點(diǎn)，在實(shí)際處理過程中，可能不會(huì)限定^為一個(gè)點(diǎn)，可以根據(jù)實(shí)際信號(hào)情況進(jìn)行調(diào) 整，滿足下式，則認(rèn)為幻為一個(gè)數(shù)據(jù)跳點(diǎn)；
[0018] 對(duì)數(shù)據(jù)的毛刺濾波采用一階滯后濾波，當(dāng)前輸出結(jié)果是前一輸出結(jié)果和當(dāng)前輸入 結(jié)果的加權(quán)平均值，權(quán)值由不同程度的毛刺信號(hào)選定;濾波公式如下：
[0019] y(t) = a_a) Xy(t_l)+aXx(t)〇
[0020] 作為優(yōu)選:所述FPGA芯片內(nèi)的編碼器信號(hào)誤差修正模塊用于修正編碼器信號(hào)中存 在的誤差；由于現(xiàn)實(shí)中的編碼器信號(hào)并不理想，信號(hào)間有時(shí)會(huì)存在幅值誤差、直流偏置誤差 和相位誤差。為了細(xì)分?jǐn)?shù)據(jù)更為準(zhǔn)確必須對(duì)編碼器的上述誤差進(jìn)行修正，誤差修正模塊首 先對(duì)信號(hào)的直流誤差進(jìn)行修正然后再修正幅值誤差，最后修正相位誤差；具體的實(shí)現(xiàn)方法 如下：
[0021]軟件通過遍歷一個(gè)完整的正余弦波周期，檢測(cè)峰值Umax和谷值Umin，然后取兩者的 平均值作為平衡值Umid，以峰值和平衡值的差值作為幅值A(chǔ);具體公式如下：
[0024]然后將正余弦信號(hào)以參考平衡位置做平移，使兩個(gè)信號(hào)的平衡位置都調(diào)整到參考 平衡位置Ustd上來，假設(shè)正弦信號(hào)的平衡位置為UsinQ(即上述計(jì)算的Umid)，余弦信號(hào)的平衡 位置為υ_ο(即上述計(jì)算的U mid)，正余弦輸入分別為1]81"，1]_，根據(jù)下述公式求得平移后的 正弦信號(hào)分別為Us'iJPUc'os;
[0027]接著根據(jù)正弦波的幅值調(diào)整余弦波的幅值，以正弦波的幅值作為參考幅值A(chǔ)sin，等 比縮放余弦波的幅值Α_，使余弦信號(hào)的幅值和正弦信號(hào)的幅值一致，如下式所示（中c〇S0 為AD輸入的絕對(duì)值，cos'0為幅值調(diào)整后的余弦信號(hào)）：
[0029]最后進(jìn)行正余弦信號(hào)相位的修正，當(dāng)正余弦信號(hào)不正交時(shí)，兩者相位的和％不等， 約、各的比值與相位滯后角度δ有關(guān)，δ的大小是相位補(bǔ)償?shù)囊罁?jù)，因此需要確定約和終的 比值，δ的計(jì)算公式如下：
[0032] 相位差釣、佟可以通過在m'過零點(diǎn)時(shí)啟動(dòng)計(jì)數(shù)器計(jì)數(shù)，當(dāng)u'2過零點(diǎn)時(shí)讀出計(jì)數(shù) 值作為的，當(dāng)m'再次過零點(diǎn)時(shí)讀出計(jì)數(shù)值作為約+終，這樣循環(huán)，通過上式即可實(shí)現(xiàn)相位滯 后角度S的實(shí)時(shí)計(jì)算，最后在計(jì)算時(shí)做響應(yīng)的相位補(bǔ)償。
[0033]作為優(yōu)選:所述的FPGA芯片內(nèi)的編碼器信號(hào)細(xì)分模塊用于對(duì)編碼器的正余弦數(shù)字 信號(hào)進(jìn)行細(xì)分，以獲得更大的分辨率和系統(tǒng)精度；由于編碼器輸出的是正余弦信號(hào)，如果直 接通過反正、余弦函數(shù)運(yùn)算較為復(fù)雜，且由于正弦信號(hào)在±90°的時(shí)候其值變化緩慢，所以 運(yùn)算求出的角度信息就會(huì)不精確，因此可以利用正余弦信號(hào)求出正反切函數(shù)，然后求反正 切和反余切函數(shù)即可得到細(xì)分的相位數(shù)據(jù)具體實(shí)現(xiàn)方法如下：
[0034]判斷正弦信號(hào)和余弦信號(hào)的過零點(diǎn)及它們的絕對(duì)值相等的臨界點(diǎn)，使用一個(gè)計(jì)數(shù) 器來累加分區(qū)數(shù)，作為區(qū)域的基值;然后在每個(gè)區(qū)域內(nèi)將正弦值與余弦值取絕對(duì)值，再將絕 對(duì)值大的除以絕對(duì)值小的，得到每個(gè)區(qū)域內(nèi)的正切或者反切值;為了方便讀數(shù)，在反正切區(qū) 域?qū)⒎辞腥〉箶?shù)轉(zhuǎn)換為正切值，然后加上前一個(gè)區(qū)域的正切值，這樣在兩個(gè)區(qū)域內(nèi)就得到 一條由兩條正切函數(shù)組成的由小到大的曲線，事先建立好上述的查