一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器的制造方法
【專利摘要】本發(fā)明涉及的是一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器，它包括一個(gè)ARM處理器模塊、一個(gè)DSP處理器模塊、一個(gè)FPGA處理器模塊，所述ARM處理器模塊連接一個(gè)以太網(wǎng)模塊和一個(gè)WIFI模塊，所述DSP模塊連接一個(gè)SDRAM模塊和一個(gè)USB模塊，所述FPGA處理器模塊連接一個(gè)AD采集模塊、一個(gè)DA模塊、一個(gè)PWM模塊、一個(gè)光電編碼模塊，所有模塊的電源模塊均略。本發(fā)明通過ARM嵌入式技術(shù)、FPGA數(shù)字電路設(shè)計(jì)技術(shù)及DSP數(shù)字信號(hào)處理技術(shù)三者的有機(jī)結(jié)合，大幅度提升了整個(gè)控制器系統(tǒng)的工作性能，在效率、精度、穩(wěn)定性以及可操作性等方面均得到大幅度改善，而又不乏技術(shù)的先進(jìn)性。
【專利說明】
一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器
技術(shù)領(lǐng)域
[0001]本發(fā)明涉及的是一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器，通過ARM嵌入式技術(shù)、FPGA數(shù)字電路設(shè)計(jì)技術(shù)及DSP數(shù)字信號(hào)處理技術(shù)三者的有機(jī)結(jié)合，大幅度提升了試驗(yàn)臺(tái)控制器的工作效能，在效率、精度、穩(wěn)定性以及可操作性等方面均得到改善，而又不乏技術(shù)的先進(jìn)性.。
【背景技術(shù)】
[0002]在研究探索新材料、新工藝、新技術(shù)和新結(jié)構(gòu)過程中，伺服試驗(yàn)臺(tái)是一種不可或缺的測試材料性能的儀器。它廣泛地應(yīng)用于機(jī)械制造、建材建工、石油化工、交通運(yùn)輸、航空航天、船舶制造等工業(yè)部門。然而伴隨著現(xiàn)代科學(xué)檢測技術(shù)的迅猛發(fā)展，作為檢測與控制核心的伺服試驗(yàn)臺(tái)控制器卻越來越不能滿足廣大用戶對試驗(yàn)臺(tái)測控性能的需求，因此迫切需要研制出新一代伺服試驗(yàn)臺(tái)控制器。它集測試、顯示、數(shù)字控制與遠(yuǎn)程控制于一體，朝著數(shù)字化、智能化及集成化方向發(fā)展。
[0003]國外進(jìn)口的伺服試驗(yàn)臺(tái)控制器可達(dá)到較高的控制精度，但該類試驗(yàn)臺(tái)對試件及試驗(yàn)環(huán)境條件要求都很高，價(jià)格昂貴，較適合于科研試驗(yàn)，而國內(nèi)的廣大廠家和應(yīng)用者大都采用計(jì)算機(jī)插板卡的形式對伺服試驗(yàn)臺(tái)進(jìn)行測控，這種方法精度低、控制的可靠性差，嚴(yán)重制約著我國試驗(yàn)器械行業(yè)的發(fā)展?；谶@種現(xiàn)狀，迫切要求我們學(xué)習(xí)和總結(jié)國內(nèi)外相似產(chǎn)品的先進(jìn)技術(shù)，開發(fā)出能夠滿足當(dāng)前材料檢測指標(biāo)的新型、操作簡單方便、應(yīng)用范圍廣、測試性能可靠的試驗(yàn)臺(tái)測控系統(tǒng)，這也成為眾多試驗(yàn)裝備研究所和大型生產(chǎn)廠家所追求的目標(biāo)。
[0004]近幾十年，ARM嵌入式技術(shù)的應(yīng)用可以說無處不在，大到平板電腦、智能手機(jī)，小到車載MP3等。低功耗、低成本、強(qiáng)勁的CPU性能等優(yōu)點(diǎn)使其已經(jīng)遠(yuǎn)遠(yuǎn)滿足當(dāng)前工業(yè)產(chǎn)品的應(yīng)用需求，ARM架構(gòu)下CPU型號(hào)種類日趨繁多，多達(dá)上百種。DSP技術(shù)是一門涉及許多學(xué)科而又廣泛應(yīng)用于許多領(lǐng)域的新興學(xué)科。20世紀(jì)60年代以來，隨著計(jì)算機(jī)和信息技術(shù)的飛速發(fā)展，數(shù)字信號(hào)處理技術(shù)應(yīng)運(yùn)而生并得到迅速的發(fā)展。在過去的二十多年時(shí)間里，數(shù)字信號(hào)處理已經(jīng)在通信等諸多領(lǐng)域得到極為廣泛的應(yīng)用。FPGA的結(jié)構(gòu)靈活，其邏輯單元、可編程內(nèi)部連線和I/O單元都可以由用戶編程，可以實(shí)現(xiàn)任何邏輯功能，滿足各種設(shè)計(jì)需求。其速度快，功耗低，通用性強(qiáng)，特別適用于復(fù)雜系統(tǒng)的設(shè)計(jì)。因此，通過ARM嵌入式技術(shù)、DSP數(shù)字信號(hào)處理技術(shù)、FPGA數(shù)字電路設(shè)計(jì)技術(shù)三者的結(jié)合，全面提升控制器系統(tǒng)的性能成為研究的新思路。

【發(fā)明內(nèi)容】

[0005]本發(fā)明的目的在于針對已有技術(shù)的不足，提供一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器，提升試驗(yàn)臺(tái)控制器的工作效能，在效率、精度、穩(wěn)定性以及可操作性方面均得到改善。
[0006]本發(fā)明通過以下技術(shù)方案進(jìn)行實(shí)現(xiàn):一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器，包括一個(gè)ARM處理器模塊連接一個(gè)DSP處理器模塊和一個(gè)FPGA處理器模塊，DSP處理器模塊連接FPGA處理器模塊，其特征在于:所述ARM處理器模塊連接一個(gè)以太網(wǎng)模塊和一個(gè)WIFI模塊，所述DSP模塊連接一個(gè)SDRAM模塊和一個(gè)USB模塊，所述FPGA處理器模塊連接一個(gè)AD采集模塊、一個(gè)DA模塊、一個(gè)PffM模塊、一個(gè)光電編碼模塊，所有模塊的電源模塊均略。
[0007]所述的ARM處理器模塊是由ARM控制芯片、時(shí)鐘電路、復(fù)位電路、SWD調(diào)試電路、以太網(wǎng)電路以及WIFI電路構(gòu)成;所述的DSP處器制模塊是由DSP控制芯片、時(shí)鐘電路、復(fù)位電路、SDRAM存儲(chǔ)芯片、JTAG下載程序電路以及USB存儲(chǔ)電路構(gòu)成;所述的FPGA處理控制模塊是由FPGA控制芯片、時(shí)鐘電路、復(fù)位電路、EPCS存儲(chǔ)芯片、AS接口電路、JTAG接口電路構(gòu)成。FPGA處理器控模塊連接24位高精度AD采集模塊對試驗(yàn)機(jī)壓力、拉力進(jìn)行數(shù)據(jù)采集;FPGA處理器模塊連接DA控制模塊驅(qū)動(dòng)試驗(yàn)機(jī)電液伺服閥的控制信號(hào);FPGA處理器模塊連接PWM差分輸出模塊控制實(shí)驗(yàn)室伺服驅(qū)動(dòng)器驅(qū)動(dòng)伺服電機(jī);FPGA處理器模塊連接光電編碼模塊測量試驗(yàn)機(jī)電機(jī)轉(zhuǎn)速;DSP處理器模塊連接FPGA處理器模塊、ARM處理器模塊、SDRAM模塊以及USB存儲(chǔ)模塊;ARM處理器模塊連接FPGA處理器模塊、DSP處理器模塊、WIFI模塊以及以太網(wǎng)模塊，并經(jīng)以太網(wǎng)完成與上位機(jī)的數(shù)據(jù)交互，主要包括發(fā)送采集到的數(shù)據(jù)信號(hào)同時(shí)接收上位機(jī)發(fā)來的控制信號(hào)控制試驗(yàn)機(jī)工作。
[0008]所述的AD模塊，包括濾波電路、電壓放大芯片、AD轉(zhuǎn)換芯片;采集模擬信號(hào)通過濾波電路進(jìn)行信號(hào)濾波、經(jīng)過電壓放心芯片進(jìn)行模擬電壓信號(hào)放大、經(jīng)過AD轉(zhuǎn)換芯片模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)傳入中央處理控制模塊。
[0009]所述的DA模塊，包括DA轉(zhuǎn)換芯片、可控電壓放大芯片；中央處理器模塊發(fā)送的數(shù)字信號(hào)經(jīng)過DA轉(zhuǎn)換芯片、可控電壓放大芯片之后轉(zhuǎn)換為所需的模擬信號(hào)。
[00?0]所述的PWM差分輸出模塊，包括高速光電隔離芯片、差分輸出驅(qū)動(dòng)芯片；中央處理器模塊發(fā)出可調(diào)節(jié)PWM信號(hào)，經(jīng)高速光電隔離芯片去除干擾信號(hào)傳入差分輸出驅(qū)動(dòng)芯片，可輸出兩路互補(bǔ)PWM和高低電平。
[0011]所述的光電編碼模塊，包括光電隔離芯片、雙施密特逆變器芯片;光電編碼器信號(hào)經(jīng)光電隔離芯片去除干擾信號(hào)后通過雙施密特逆變器芯片穩(wěn)定信號(hào)輸入中央處理器模塊。中央處理器模塊通過對輸入信號(hào)的相位判定進(jìn)行脈沖計(jì)數(shù)。
[0012]所述的以太網(wǎng)通信模塊，包括以太網(wǎng)控制芯片，以太網(wǎng)接口，PC機(jī)通過網(wǎng)線連接以太網(wǎng)接口，數(shù)據(jù)經(jīng)過以太網(wǎng)控制芯片后傳至ARM處理器模塊實(shí)現(xiàn)以太網(wǎng)數(shù)據(jù)通信。
[0013]本發(fā)明與現(xiàn)有技術(shù)相比較，具有如下顯而易見的突出實(shí)際性特點(diǎn)和顯著技術(shù)進(jìn)步:
I試驗(yàn)機(jī)控制器首次采用ARM嵌入式技術(shù)、DSP數(shù)字信號(hào)處理技術(shù)、FPGA數(shù)字電路設(shè)計(jì)技術(shù)三者有機(jī)結(jié)合來實(shí)現(xiàn)控制，在效率、精度、穩(wěn)定性等方面達(dá)到了新高度。
[0014]2首次采取RMII接口以太網(wǎng)通信，速率達(dá)至IjlOM以上，實(shí)時(shí)性更強(qiáng)。
[0015]3首次采用DSP技術(shù)，充分利用其強(qiáng)大的浮點(diǎn)運(yùn)算能力，精度更高。
[0016]4首次采用嵌入式操作系統(tǒng)，系統(tǒng)更穩(wěn)定。
【附圖說明】
[0017]圖1一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器總框圖圖2 AD采集模塊原理圖
圖3光電編碼模塊原理圖圖4 PffM模塊原理圖圖5 DA模塊原理圖圖6 USB模塊原理圖圖7 WiFi模塊原理圖圖8以太網(wǎng)模塊原理圖。
【具體實(shí)施方式】
[0018]
下面結(jié)合附圖對本發(fā)明的優(yōu)選實(shí)施例作詳細(xì)說明:
實(shí)施例一:
參見圖1，一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器，包括一個(gè)ARM處理器模塊(I)連接一個(gè)DSP處理器模塊(2)和一個(gè)FPGA處理器模塊(3)，DSP處理器模塊(2)連接一個(gè)FPGA處理器模塊(3)。其特征在于:所述ARM處理器模塊(I)連接一個(gè)以太網(wǎng)模塊(4)和一個(gè)WIFI模塊(11)，所述DSP模塊(2 )連接一個(gè)SDRAM模塊(9 )和一個(gè)USB模塊(10)，所述FPGA處理器模塊(3 )連接一個(gè)AD采集模塊(6 )、一個(gè)DA模塊(8 )、一個(gè)PffM模塊(5 )和一個(gè)光電編碼模塊(7 )，所有模塊的電源模塊均略。
[0019]實(shí)施例二:本實(shí)施例與實(shí)施例一基本相同，特別之處如下:
圖2示所述AD采集模塊(6)的電路結(jié)構(gòu):一個(gè)第一電阻(Γ)跨接在一個(gè)第二共模濾波器(2’)的第一、第二引腳兩端，模擬信號(hào)AI+、A1-分別經(jīng)第二共模濾波器(2’)的第一、第二引腳進(jìn)入第二共模濾波器(2’)，第二共模濾波器(2’)的第三、第四引腳分別經(jīng)第三電阻(3’)、第五電阻(5’)連接至一個(gè)第四電容(4’)兩端，第四電容(4’)一端連接一個(gè)第七電容(7’)接地，第四電容(4’)另一端連接一個(gè)第六電容(6’)接地;一個(gè)第十三放大器芯片(13)的第一引腳經(jīng)一個(gè)第十一電阻(11’)與第八引腳相連，第十三放大器芯片(13)的第二、第三引腳分別與第四電容(4’)的兩端連接，第十三放大器芯片(13)的第七引腳經(jīng)一個(gè)第十電容(10’)接地，第十三放大器芯片(13)的第五引腳接至一個(gè)第十八運(yùn)放(18)的第六引腳，第十三放大器芯片(13)的第六引腳經(jīng)一個(gè)第十六電阻(16)將信號(hào)輸出，第十三放大器芯片(I3)的第四、第七引腳分別經(jīng)第九電感(9’)和第八電感(8’)與-12V和12V相連;一個(gè)第十九電阻(19)跨接至第十八運(yùn)放(18)的第二、第六引腳之間，一個(gè)第二十電阻(20)串聯(lián)在第十三放大器芯片(13)和第十八運(yùn)放(18)的第二引腳之間，第十八運(yùn)放(18)的第三引腳接REF2V5電壓，第十八運(yùn)放(18)的第七引腳經(jīng)第十五電感(15)接至12V同時(shí)該引腳經(jīng)一個(gè)第十四電容(14)接地，第十八運(yùn)放(18)的第六引腳經(jīng)第十七電阻(17)將信號(hào)輸出。
[0020]圖3示，所述光電編碼模塊(7)，包括一個(gè)第二十三HCPL0637光耦芯片(23)和一個(gè)第三i^一SN74LVC2G14逆變器(31)，AIN+、BIN+信號(hào)分別經(jīng)一個(gè)第二 ^^一電阻(21)、一個(gè)第二十二電阻(22)接入第二十三光耦芯片(23)的第一引腳、第四引腳，AIN-、BIN-信號(hào)分別與第二十三光耦芯片(23)的第二引腳、第三引腳連接，第二十三光耦芯片(23)的第五引腳接地，第二十三光耦芯片(23)的第六引腳經(jīng)一個(gè)第二十八電容(28)接地并經(jīng)一個(gè)第二十六電阻(26)接FPGA_3V3，第二十三光耦芯片(23)的第七引腳經(jīng)一個(gè)第二十五電阻(25)與FPGA_3V3連接并經(jīng)一個(gè)第二十八電容(28)接地，第二十三光耦芯片(23)的第八引腳經(jīng)一個(gè)第二十四電容(24)接地;一個(gè)第三^^一逆變器(31)的第一引腳、第二引腳分別經(jīng)一個(gè)第二十九電阻(29)與第三十電阻(30)與第二十三光耦芯片(23)的第七引腳、第六引腳連接，第三十一逆變器(31)的第六引腳、第四引腳分別輸出AIN、BIN信號(hào)。
圖4示，所述PWM模塊(5 )將FPGA處理模塊(3 )輸出PWM、D ir信號(hào)分別經(jīng)一個(gè)第三十二電阻(32)、一個(gè)第三十三電阻(33)接至一個(gè)第三十四光耦(34)的第一引腳、第四引腳，第三十四光耦(34)的第二引腳、第三引腳、第五引腳均接地，第三十四光耦(34)的第八引腳經(jīng)一個(gè)第三十五電容(35)接地，第三十四光耦(34)的第六引腳、第七引腳分別經(jīng)一個(gè)第三十六電阻(36)、一個(gè)第三十七電阻(37)接至5V，并且分別與一個(gè)第四十一差分驅(qū)動(dòng)芯片(41)的第一引腳、第二引腳連接，一個(gè)第三十九電容(39)跨接至第三十四光耦(34)的第五引腳、第六引腳之間，一個(gè)第四十一差分驅(qū)動(dòng)芯片(41)的第四引腳、第十六引腳之間經(jīng)一個(gè)第四十電阻(40)連接，第四十一差分驅(qū)動(dòng)芯片(41)的第八引腳、第十二引腳均接地，且第一引腳經(jīng)一個(gè)第三十八電容(38)接地。
[0021 ]圖5示，所述DA模塊(8)，包括一個(gè)第四十四DA轉(zhuǎn)換芯片(44)和一個(gè)第四十七電壓調(diào)節(jié)芯片(47)，第四十四DA轉(zhuǎn)換芯片(44)的第三、四引腳與地相連，五、六引腳與基準(zhǔn)電壓相連，第七、第八、第十作為CS、SD1、SCLK信號(hào)與FPGA處理器模塊(3)相連，第^^一、第十二弓丨腳與地相連，第一、第二、第十三引腳分別與第四十七電壓調(diào)節(jié)芯片(47)的第一、第三、第二相連，第四十七電壓調(diào)節(jié)芯片(47)的第四引腳接第四十六電容(46)接地，同時(shí)第四引腳接第四十五電感線圈(45)與-12V電壓相連，第五引腳與第一引腳相連，第六引腳接第五十一電阻(51)與第七引腳相連直接作為DA模塊(8)輸出，第八引腳接一個(gè)第四十八電容(48)接地，同時(shí)接一個(gè)第四十九電感線圈(49)接入正12V電壓。
[0022]圖6所示，所述USB模塊(10)包括一個(gè)第五十二 EEPROM存儲(chǔ)模塊(52)、第五十三、五十四、五十五、五十六、五十七電阻(53、54、55、56、57)，第五十八、第五十九電容(58、59)、第六十晶振(60)、第六^^一PL2303轉(zhuǎn)接芯片(61)、第六十二電容(62)、第六十三USB接插口(63)、第六十四、六十五、六十六電容(64、65、66)，所述第五十二存儲(chǔ)芯片(52)的第一、二、三、四、七引腳均接地，第八引腳與DSP_3V3連接，第五十二存儲(chǔ)芯片(52)的第五、第六引腳分別通過第五十四、第五十三電阻(54、53)接DSP_3V3，第六^^一PL2303轉(zhuǎn)接芯片(61)的第一、第五、第六引腳分別經(jīng)第五十五、第五十六、第五十七電阻(55、56、57 )接至DSP_3V3，第六^^一PL2303轉(zhuǎn)接芯片(61)的第二、第^^一引腳短接，第六^^一PL2303轉(zhuǎn)接芯片(61)的第三、第九、第十引腳短接，第六i^一PL2303轉(zhuǎn)接芯片(61)的第二十七、第二十八引腳分別接至第六十晶振(60)的兩端，第六十晶振(60)的兩端分別經(jīng)典五十八、第五十九電容(58、59)接地，第六i PL2303轉(zhuǎn)接芯片(61)的第七、十八、二^ 、二十二、二十三、二十五、二十六均接地，第六i^一PL2303轉(zhuǎn)接芯片(61)的第十五、十六引腳分別接至第六十三USB接插口(63)的第二、第三引腳，第六^^一PL2303轉(zhuǎn)接芯片(61)的第四引腳經(jīng)第六十五電容(65)接地，第六i^一PL2303轉(zhuǎn)接芯片(61)的第十七引腳經(jīng)第六十六電容(66)接地，第六^^一PL2303轉(zhuǎn)接芯片(61)的第二十引腳經(jīng)第六十四電容(64)接地;第六十三USB接插口(63)的第四、五、六引腳均接地。
[0023]圖7所示，所述WiFi模塊(11)為第六十七ESP8266-01型號(hào)WiFi模塊(67)，其中I號(hào)弓I腳接地，第八引腳接ARM_3V3，其它引腳分別與ARM處理器模塊(I)相應(yīng)端口連接。
[0024]圖8所示，所述以太網(wǎng)模塊(4)包括第六十八電容(68)、第六十九電容(69)、第七十電阻(70)、第七^^一電阻(71)、第七十二RJ45接口(72)，第六十八電容(68)的一端接PHY_3V3電壓，該電容(68)的另一端接數(shù)字地;第六十九電容(69)與第六十八電容(68)并聯(lián)連接;第七十電阻(70)的一端接PHY_3V3，另一端接第七十二RJ45接口(72)的第九引腳;第七i^一電阻(71)的一端接PHY_3V3，另一端接第七十二RJ45接口(72)的第十二引腳;第七十二RJ45接口(72)的第一、第二、第三、第六引腳分別于物理層接口芯片連接，第四、第五引腳均與PHY_3V3連接，第七引腳懸空，第八引腳接數(shù)字地，第十、第十二引腳均通過電阻接數(shù)字地，第十三、第十四引腳直接與數(shù)字地連接。
本發(fā)明的具體工作過程如下:
試驗(yàn)臺(tái)感受到的壓力或拉力模擬信號(hào)通過AD采集模塊(8)獲取，經(jīng)過濾波放大之后傳入FPGA處理器模塊(3)，在完成滑動(dòng)濾波處理后通過XINTF接口送給DSP處理器模塊(2) ,DSP處理器模塊(2)根據(jù)PC上位機(jī)經(jīng)ARM處理器傳入的預(yù)先設(shè)定值進(jìn)行相關(guān)運(yùn)算，并將結(jié)果返回至FPGA，F(xiàn)PGA經(jīng)DA模塊將上述計(jì)算輸出的數(shù)字量轉(zhuǎn)化為模擬量，然后送給伺服閥完成控制。同時(shí)ARM處理器模塊通過以太網(wǎng)通信模塊經(jīng)實(shí)時(shí)數(shù)據(jù)傳入PC上位機(jī)，并且ARM處理器實(shí)時(shí)接收PC上位機(jī)下發(fā)的控制指令，完成正確解析后送給相應(yīng)處理器模塊。
【主權(quán)項(xiàng)】
1.一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器，包括一個(gè)ARM處理器模塊(I)連接一個(gè)DSP處理器模塊(2)和一個(gè)FPGA處理器模塊(3)，DSP處理器模塊(2)連接一個(gè)FPGA處理器模塊(3)，其特征在于:所述ARM處理器模塊(I)連接一個(gè)以太網(wǎng)模塊(4)和一個(gè)WIFI模塊(11)，所述DSP模塊(2 )連接一個(gè)SDRAM模塊(9 )和一個(gè)USB模塊(10)，所述FPGA處理器模塊(3 )連接一個(gè)AD米集模塊(6)、一個(gè)DA模塊(8)、一個(gè)PWM模塊(5)和一個(gè)光電編碼模塊(7)，所有模塊的電源模塊均略。2.根據(jù)權(quán)利I所述的一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器，其特征在于:所述AD采集模塊(6)的電路結(jié)構(gòu):一個(gè)第一電阻(I’)跨接在一個(gè)第二共模濾波器(2’)的第一、第二引腳兩端，模擬信號(hào)AI+、A1-分別經(jīng)第二共模濾波器(2’)的第一、第二引腳進(jìn)入第二共模濾波器(2’)，第二共模濾波器(2’)的第三、第四引腳分別經(jīng)第三電阻(3’)、第五電阻(5’)連接至一個(gè)第四電容(4’)兩端，第四電容(4’)一端連接一個(gè)第七電容(7’)接地，第四電容(4’)另一端連接一個(gè)第六電容(6’)接地;一個(gè)第十三放大器芯片(13)的第一引腳經(jīng)一個(gè)第十一電阻(11’)與第八引腳相連，第十三放大器芯片(13)的第二、第三引腳分別與第四電容(4’)的兩端連接，第十三放大器芯片(13)的第七引腳經(jīng)一個(gè)第十電容(10’)接地，第十三放大器芯片(13)的第五引腳接至一個(gè)第十八運(yùn)放(18)的第六引腳，第十三放大器芯片(13)的第六引腳經(jīng)一個(gè)第十六電阻(16)將信號(hào)輸出，第十三放大器芯片(13)的第四、第七引腳分別經(jīng)第九電感(9’)和第八電感(8’)與-12V和12V相連;一個(gè)第十九電阻(19)跨接至第十八運(yùn)放(18)的第二、第六引腳之間，一個(gè)第二十電阻(20)串聯(lián)在第十三放大器芯片(13)和第十八運(yùn)放(18)的第二引腳之間，第十八運(yùn)放(18)的第三引腳接REF2V5電壓，第十八運(yùn)放(18)的第七引腳經(jīng)第十五電感(15)接至12V同時(shí)該引腳經(jīng)一個(gè)第十四電容(14)接地，第十八運(yùn)放(18)的第六引腳經(jīng)第十七電阻(17)將信號(hào)輸出。3.根據(jù)權(quán)利I所述的一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器，其特征在于:所述光電編碼模塊(7)，包括一個(gè)第二十三HCPL0637光耦芯片(23)和一個(gè)第三^^一SN74LVC2G14逆變器(31)，AIN+、BIN+信號(hào)分別經(jīng)一個(gè)第二 ^^一電阻(21)、一個(gè)第二十二電阻(22)接入第二十三光耦芯片(23)的第一引腳、第四引腳，AIN-、BIN-信號(hào)分別與第二十三光耦芯片(23)的第二引腳、第三引腳連接，第二十三光耦芯片(23)的第五引腳接地，第二十三光耦芯片(23)的第六引腳經(jīng)一個(gè)第二十八電容(28)接地并經(jīng)一個(gè)第二十六電阻(26)接FPGA_3V3，第二十三光耦芯片(23)的第七引腳經(jīng)一個(gè)第二十五電阻(25)與FPGA_3V3連接并經(jīng)一個(gè)第二十八電容(28)接地，第二十三光耦芯片(23)的第八引腳經(jīng)一個(gè)第二十四電容(24)接地;一個(gè)第三十一逆變器(31)的第一引腳、第二引腳分別經(jīng)一個(gè)第二十九電阻(29)與第三十電阻(30)與第二十三光耦芯片(23)的第七引腳、第六引腳連接，第三^^一逆變器(31)的第六引腳、第四引腳分別輸出AIN、BIN信號(hào)。4.根據(jù)權(quán)利I所述的一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器，其特征在于:所述PffM模塊(5 )將FPGA處理模塊(3 )輸出PffM、D i r信號(hào)分別經(jīng)一個(gè)第三十二電阻(3 2 )、一個(gè)第三十三電阻(33)接至一個(gè)第三十四光耦(34)的第一引腳、第四引腳，第三十四光耦(34)的第二引腳、第三引腳、第五引腳均接地，第三十四光耦(34)的第八引腳經(jīng)一個(gè)第三十五電容(35)接地，第三十四光耦(34)的第六引腳、第七引腳分別經(jīng)一個(gè)第三十六電阻(36)、一個(gè)第三十七電阻(37)接至5V，并且分別與一個(gè)第四十一差分驅(qū)動(dòng)芯片(41)的第一引腳、第二引腳連接，一個(gè)第三十九電容(39)跨接至第三十四光耦(34)的第五引腳、第六引腳之間，一個(gè)第四十一差分驅(qū)動(dòng)芯片(41)的第四引腳、第十六引腳之間經(jīng)一個(gè)第四十電阻(40)連接，第四十一差分驅(qū)動(dòng)芯片(41)的第八引腳、第十二引腳均接地，且第一引腳經(jīng)一個(gè)第三十八電容(38)接地。5.根據(jù)權(quán)利I所述的一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器，其特征在于:所述DA模塊(8)，包括一個(gè)第四十四DA轉(zhuǎn)換芯片(44)和一個(gè)第四十七電壓調(diào)節(jié)芯片(47)，第四十四DA轉(zhuǎn)換芯片(44)的第三、四引腳與地相連，五、六引腳與基準(zhǔn)電壓相連，第七、第八、第十作為CS、SD1、SCLK信號(hào)與FPGA處理器模塊(3)相連，第^^一、第十二引腳與地相連，第一、第二、第十三引腳分別與第四十七電壓調(diào)節(jié)芯片(47)的第一、第三、第二相連，第四十七電壓調(diào)節(jié)芯片(47)的第四引腳接第四十六電容(46)接地，同時(shí)第四引腳接第四十五電感線圈(45)與-12V電壓相連，第五引腳與第一引腳相連，第六引腳接第五十一電阻(51)與第七引腳相連直接作為DA模塊(8)輸出，第八引腳接一個(gè)第四十八電容(48)接地，同時(shí)接一個(gè)第四十九電感線圈(49)接入正12V電壓。6.根據(jù)權(quán)利I所述的一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器，其特征在于:所述USB模塊(10)包括一個(gè)第五十二EEPROM存儲(chǔ)模塊(52)、第五十三、五十四、五十五、五十六、五十七電阻(53、54、55、56、57)，第五十八、第五十九電容(58、59)、第六十晶振(60)、第六十一PL2303轉(zhuǎn)接芯片(61)、第六十二電容(62)、第六十三USB接插口(63)、第六十四、六十五、六十六電容(64、65、66)，所述第五十二存儲(chǔ)芯片(52)的第一、二、三、四、七引腳均接地，第八引腳與DSP_3V3連接，第五十二存儲(chǔ)芯片(52)的第五、第六引腳分別通過第五十四、第五十三電阻(54、53 )接DSP_3V3，第六^^一PL2303轉(zhuǎn)接芯片(61)的第一、第五、第六弓I腳分別經(jīng)第五十五、第五十六、第五十七電阻(55、56、57)接至DSP_3V3，第六^^一PL2303轉(zhuǎn)接芯片(61)的第二、第^^一引腳短接，第六i^一PL2303轉(zhuǎn)接芯片(61)的第三、第九、第十引腳短接，第六十一 PL2303轉(zhuǎn)接芯片(61)的第二十七、第二十八引腳分別接至第六十晶振(60)的兩端，第六十晶振(60)的兩端分別經(jīng)典五十八、第五十九電容(58、59)接地，第六^ PL2303轉(zhuǎn)接芯片(61)的第七、十八、二十一、二十二、二十三、二十五、二十六均接地，第六十一PL2303轉(zhuǎn)接芯片(61)的第十五、十六引腳分別接至第六十三USB接插口(63)的第二、第三引腳，第六i^一PL2303轉(zhuǎn)接芯片(61)的第四引腳經(jīng)第六十五電容(65)接地，第六^^一PL2303轉(zhuǎn)接芯片(61)的第十七引腳經(jīng)第六十六電容(66)接地，第六^^一PL2303轉(zhuǎn)接芯片(61)的第二十引腳經(jīng)第六十四電容(64)接地;第六十三USB接插口(63)的第四、五、六引腳均接地。7.根據(jù)權(quán)利I所述的一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器，其特征在于:所述WIFI模塊(11)為第六十七ESP8266-01型號(hào)WiFi模塊(67)，其中I號(hào)引腳接地，第八引腳接ARM_3V3，其它引腳分別與ARM處理器模塊(I)相應(yīng)端口連接。8.根據(jù)權(quán)利I所述的一種基于多處理器協(xié)作的伺服試驗(yàn)臺(tái)控制器，其特征在于:所述以太網(wǎng)模塊(4)包括第六十八電容(68)、第六十九電容(69)、第七十電阻(70)、第七^^一電阻(71)、第七十二RJ45接口(72)，第六十八電容(68)的一端接PHY_3V3電壓，該電容(68)的另一端接數(shù)字地;第六十九電容(69)與第六十八電容(68)并聯(lián)連接;第七十電阻(70)的一端接PHY_3V3，另一端接第七十二RJ45接口(72)的第九引腳;第七^^一電阻(71)的一端接PHY_3V3，另一端接第七十二RJ45接口(72)的第十二引腳;第七十二RJ45接口(72)的第一、第二、第三、第六引腳分別于物理層接口芯片連接，第四、第五引腳均與PHY_3V3連接，第七引腳懸空，第八引腳接數(shù)字地，第十、第十二引腳均通過電阻接數(shù)字地，第十三、第十四引腳直接與數(shù)字地連接。
【文檔編號(hào)】G05B19/042GK105867255SQ201610361386
【公開日】2016年8月17日
【申請日】2016年5月28日
【發(fā)明人】苗中華, 魏成雷, 陶森林, 鐘本善, 高健, 沈斌濤
【申請人】上海大學(xué)