高電源抑制比的基準(zhǔn)電壓源的制作方法
【技術(shù)領(lǐng)域】
[0001] 本實(shí)用新型涉及基準(zhǔn)電壓源，尤其涉及到高電源抑制比的基準(zhǔn)電壓源。
【背景技術(shù)】
[0002] 為了減少電源電壓對基準(zhǔn)電壓的影響，設(shè)計了高電源抑制比的基準(zhǔn)電壓源。

【發(fā)明內(nèi)容】

[0003] 本實(shí)用新型旨在提供一種高電源抑制比的基準(zhǔn)電壓源。
[0004] 高電源抑制比的基準(zhǔn)電壓源，包括第一電阻、第一NPN管、第二NPN管、第二電阻、 第三NPN管、第一PMOS管、第三電阻、第四電阻、第四NPN管、第五電阻、第五NPN管、第六電 阻、第六NPN管、第二PMOS管、第三PMOS管和第四PMOS管：
[0005] 所述第一電阻的一端接電源電壓VCC，另一端接所述第一NPN管的基極和集電極 和所述第三NPN管的基極；
[0006] 所述第一NPN管的基極和集電極接在一起再接所述第一電阻的一端和所述第三 NPN管的基極，發(fā)射極接所述第二NPN管的基極和集電極；
[0007] 所述第二NPN管的基極和集電極接在一起再接所述第一NPN管的發(fā)射極，發(fā)射極 接地；
[0008] 所述第二電阻的一端接電源電壓VCC，另一端接所述第三NPN管的集電極；
[0009] 所述第三NPN管的基極接第一電阻的一端和所述第一NPN管的基極和集電極，集 電極接所述第二電阻的一端，發(fā)射極接所述第三電阻的一端和所述第一PMOS管的漏極；
[0010] 所述第一PMOS管的柵極接所述第二PMOS管的柵極和漏極和所述第六NPN管的集 電極，漏極接所述第三NPN管的發(fā)射極和所述第三電阻的一端，源極接所述第四PMOS管的 柵極和漏極和所述第三PMOS管的柵極；
[0011] 所述第三電阻的一端接所述第三NPN管的發(fā)射極和所述第一PMOS管的漏極，另一 端接所述第四電阻的一端和所述第五電阻的一端并作為基準(zhǔn)電壓VREF輸出端；
[0012] 所述第四電阻的一端接所述第三電阻的一端和所述第五電阻的一端，另一端接所 述第四NPN管的基極和集電極和所述第五NPN管的基極；
[0013] 所述第四NPN管的基極和集電極接在一起再接所述第四電阻的一端和所述第五 NPN管的基極，發(fā)射極接地；
[0014] 所述第五電阻的一端接所述第三電阻的一端和所述第四電阻的一端，另一端接所 述第五NPN管的集電極和所述第六NPN管的基極；
[0015] 所述第五NPN管的基極接所述第四電阻的一端和所述第四NPN管的基極和集電 極，集電極接所述第五電阻的一端和所述第六NPN管的基極，發(fā)射極接所述第六電阻的一 端；
[0016] 所述第六電阻的一端接所述第五NPN管的發(fā)射極，另一端接地；
[0017] 所述第六NPN管的基極接所述第五電阻的一端和所述第五NPN管的集電極，集電 極接所述第一PMOS管的柵極和所述第二PMOS管的柵極和漏極，發(fā)射極接地；
[0018] 所述第二PMOS管的柵極和漏極接在一起再接所述第一PMOS管的柵極和所述第六 NPN管的集電極，源極接所述第三PMOS管的漏極；
[0019] 所述第三PMOS管的柵極接所述第一PMOS管的源極和所述第四PMOS管的柵極和 漏極，漏極接所述第二PMOS管的源極，源極電源電壓VCC;
[0020] 所述第四PMOS管的柵極和漏極接在一起再接所述第一PMOS管的源極和所述第三 PMOS管的柵極，源極接電源電壓VCC。
[0021] 所述第一電阻、所述第一NPN管、所述第二NPN管、所述第二電阻、所述第三NPN 管構(gòu)成啟動電路，從電源電壓VCC依次第一電阻、所述第一NPN管、所述第二NPN管形成 電流，然后通過所述第一NPN管鏡像給所述第三NPN管；所述第四電阻、所述第四NPN管、 所述第五電阻、所述第五NPN管、所述第六電阻構(gòu)成基準(zhǔn)電壓源的核心部分，基準(zhǔn)電壓
，m為所述第五NPN管和所述第四NPN管的面積比值；啟 動電路提供啟動電流后，電壓基準(zhǔn)源正常工作后，由于所述第三NPN管的發(fā)射極電壓升高， 所述第三NPN管的發(fā)射極就不會有電流流出，所述第六NPN管和所述第二PMOS管構(gòu)成電壓 基準(zhǔn)源正常工作后反饋到基準(zhǔn)電壓源核心部分的工作電流，通過所述第二PMOS管鏡像給 所述第一PMOS管；所述第三PMOS管和所述第四PMOS管是為了減少電源電壓VCC分別對所 述第二PMOS管和所述第一PMOS管的影響，也即是提高了基準(zhǔn)電壓源的電源抑制比。
【附圖說明】
[0022] 圖1為本實(shí)用新型的高電源抑制比的基準(zhǔn)電壓源的電路圖。
【具體實(shí)施方式】
[0023] 以下結(jié)合附圖對本【實(shí)用新型內(nèi)容】進(jìn)一步說明。
[0024] 高電源抑制比的基準(zhǔn)電壓源，如圖1所示，包括第一電阻101、第一NPN管102、第 二NPN管103、第二電阻104、第三NPN管105、第一PMOS管106、第三電阻107、第四電阻108、 第四NPN管109、第五電阻110、第五NPN管111、第六電阻112、第六NPN管113、第二PMOS 管114、第三PMOS管115和第四PMOS管116 :
[0025] 所述第一電阻101的一端接電源電壓VCC，另一端接所述第一NPN管102的基極和 集電極和所述第三NPN管105的基極；
[0026] 所述第一NPN管102的基極和集電極接在一起再接所述第一電阻101的一端和所 述第三NPN管105的基極，發(fā)射極接所述第二NPN管103的基極和集電極；
[0027] 所述第二NPN管103的基極和集電極接在一起再接所述第一NPN管102的發(fā)射極， 發(fā)射極接地；
[0028] 所述第二電阻104的一端接電源電壓VCC，另一端接所述第三NPN管105的集電 極；
[0029] 所述第三NPN管105的基極接第一電阻101的一端和所述第一NPN管102的基極 和集電極，集電極接所述第二電阻104的一端，發(fā)射極接所述第三電阻107的一端和所述第 一PMOS管106的漏極；
[0030] 所述第一PMOS管106的柵極接所述第二PMOS管114的柵極和漏極和所述第六 NPN管113的集電極，漏極接所述第三NPN管105的發(fā)射極和所述第三電阻107的一端，源 極接所述第四PMOS管116的柵極和漏極和所述第三PMOS管115的柵極；
[0031] 所述第三電阻107的一端接所述第三NPN管105的發(fā)射極和所述第一PMOS管106 的漏極，另一端接所述第四電阻