11的基極，發(fā)射極接地；
[0038] 所述第五電阻110的一端接所述第三電阻107的一端和所述第四電阻108的一端 和所述第一運算放大器117的正輸入端，另一端接所述第五NPN管111的集電極和所述第 六NPN管113的基極；
[0039] 所述第五NPN管111的基極接所述第四電阻108的一端和所述第四NPN管109的 基極和集電極，集電極接所述第五電阻110的一端和所述第六NPN管113的基極，發(fā)射極接 所述第六電阻112的一端；
[0040] 所述第六電阻112的一端接所述第五NPN管111的發(fā)射極，另一端接地；
[0041] 所述第六NPN管113的基極接所述第五電阻110的一端和所述第五NPN管111的 集電極，集電極接所述第一 PMOS管106的柵極和所述第二PMOS管114的柵極和漏極，發(fā)射 極接地；
[0042] 所述第二PMOS管114的柵極和漏極接在一起再接所述第一 PMOS管106的柵極和 所述第六NPN管113的集電極，源極接所述第三PM0S管115的漏極；
[0043] 所述第三PMOS管115的柵極接所述第一 PMOS管106的源極和所述第四PMOS管 116的柵極和漏極，漏極接所述第二PMOS管114的源極，源極電源電壓VCC ;
[0044] 所述第四PMOS管116的柵極和漏極接在一起再接所述第一PMOS管106的源極和 所述第三PMOS管115的柵極，源極接電源電壓VCC;
[0045] 所述第一運算放大器117的正輸入端接所述第三電阻107的一端和所述第四電阻 108的一端和所述第五電阻110的一端，負輸入端接所述第七NPN管118的發(fā)射極和所述第 七電阻119的一端，輸出端接所述第七NPN管118的基極；
[0046] 所述第七NPN管118的基極接所述第一運算放大器117的輸出端，集電極為輸出 電流端I0UT，發(fā)射極接所述第一運算放大器117的負輸入端和所述第七電阻119的一端；
[0047] 所述第七電阻119的一端接所述第七NPN管118的發(fā)射極和所述第一運算放大器 117的負輸入端，另一端接所述第一 NM0S管120的漏極；
[0048] 所述第一 NM0S管120的柵極接電源電壓VCC，漏極接所述第七電阻119的一端，源 極接地。
[0049] 所述第一電阻101、所述第一 NPN管102、所述第二NPN管103、所述第二電阻104 和所述第三NPN管105構(gòu)成啟動電路，從電源電壓VCC依次第一電阻101、所述第一 NPN管 102、所述第二NPN管103形成電流，然后通過所述第一 NPN管102鏡像給所述第三NPN管 105 ;所述第四電阻108、所述第四NPN管109、所述第五電阻110、所述第五NPN管111、所 述第六電阻112構(gòu)成基準電壓源的核心部分，基準電壓
m 為所述第五NPN管111和所述第四NPN管109的面積比值；啟動電路提供啟動電流后，電壓 基準源正常工作后，由于所述第三NPN管105的發(fā)射極電壓升高，所述第三NPN管105的發(fā) 射極就不會有電流流出，所述第六NPN管113和所述第二PMOS管114構(gòu)成電壓基準源正常 工作后反饋到基準電壓源核心部分的工作電流，通過所述第二PMOS管114鏡像給所述第一 PMOS管106 ;所述第三PMOS管115和所述第四PMOS管116是為了減少電源電壓VCC分別 對所述第二PMOS管114和所述第一 PMOS管106的影響，也即是提高了基準電壓源的電源 抑制比；所述第一運算放大器117和所述第七NPN管118構(gòu)成跟隨器，所述第一運算放大器 117的正輸入端接基準電壓VREF，所述第一運算放大器117的負輸入端的電壓也為VREF， 在所述第七電阻119和所述第一 NM0S管120工作于線性區(qū)時的電阻上產(chǎn)生電流，電流等于 VREFAR119+RMN120)，這個電流再通過所述第七NPN管118輸出電流I0UT ;通過設(shè)置所述 第七電阻119為負溫度系數(shù)的多晶POLY電阻，所述第一 NM0S管120工作于線性區(qū)時，通過 把柵極接電源處理，工作于線性區(qū)的電阻值通過調(diào)節(jié)所述第一 NM0S管120的寬長比來設(shè)置 電阻值；通過調(diào)節(jié)負溫度系數(shù)的所述第七電阻119多晶電阻和正溫度系數(shù)的所述第一 NM0S 管120溝道電阻來達到零溫度系數(shù)。
【主權(quán)項】
1.零溫度系數(shù)電流源，其特征在于：包括第一電阻、第一 NPN管、第二NPN管、第二電 阻、第三NPN管、第一 PMOS管、第三電阻、第四電阻、第四NPN管、第五電阻、第五NPN管、第 六電阻、第六NPN管、第二PMOS管、第三PMOS管、第四PMOS管、第一運算放大器、第七NPN 管、第七電阻和第一 NMOS管； 所述第一電阻的一端接電源電壓VCC，另一端接所述第一 NPN管的基極和集電極和所 述第三NPN管的基極； 所述第一 NPN管的基極和集電極接在一起再接所述第一電阻的一端和所述第三NPN管 的基極，發(fā)射極接所述第二NPN管的基極和集電極； 所述第二NPN管的基極和集電極接在一起再接所述第一 NPN管的發(fā)射極，發(fā)射極接 地； 所述第二電阻的一端接電源電壓VCC，另一端接所述第三NPN管的集電極； 所述第三NPN管的基極接第一電阻的一端和所述第一 NPN管的基極和集電極，集電極 接所述第二電阻的一端，發(fā)射極接所述第三電阻的一端和所述第一 PMOS管的漏極； 所述第一 PMOS管的柵極接所述第二PMOS管的柵極和漏極和所述第六NPN管的集電 極，漏極接所述第三NPN管的發(fā)射極和所述第三電阻的一端，源極接所述第四PMOS管的柵 極和漏極和所述第三PMOS管的柵極； 所述第三電阻的一端接所述第三NPN管的發(fā)射極和所述第一 PMOS管的漏極，另一端接 所述第四電阻的一端和所述第五電阻的一端和所述第一運算放大器的正輸入端； 所述第四電阻的一端接所述第三電阻的一端和所述第五電阻的一端和所述第一運算 放大器的正輸入端，另一端接所述第四NPN管的基極和集電極和所述第五NPN管的基極； 所述第四NPN管的基極和集電極接在一起再接所述第四電阻的一端和所述第五NPN管 的基極，發(fā)射極接地； 所述第五電阻的一端接所述第三電阻的一端和所述第四電阻的一端和所述第一運算 放大器的正輸入端，另一端接所述第五NPN管的集電極和所述第六NPN管的基極； 所述第五NPN管的基極接所述第四電阻的一端和所述第四NPN管的基極和集電極，集 電極接所述第五電阻的一端和所述第六NPN管的基極，發(fā)射極接所述第六電阻的一端； 所述第六電阻的一端接所述第五NPN管的發(fā)射極，另一端接地； 所述第六NPN管的基極接所述第五電阻的一端和所述第五NPN管的集電極，集電極接 所述第一 PMOS管的柵極和所述第二PMOS管的柵極和漏極，發(fā)射極接地； 所述第二PMOS管的柵極和漏極接在一起再接所述第一 PMOS管的柵極和所述第六NPN 管的集電極，源極接所述第三PMOS管的漏極； 所述第三PMOS管的柵極接所述第一 PMOS管的源極和所述第四PMOS管的柵極和漏極， 漏極接所述第二PMOS管的源極，源極電源電壓VCC ; 所述第四PMOS管的柵極和漏極接在一起再接所述第一 PMOS管的源極和所述第三PMOS 管的柵極，源極接電源電壓VCC ; 所述第一運算放大器的正輸入端接所述第三電阻的一端和所述第四電阻的一端和所 述第五電阻的一端，負輸入端接所述第七NPN管的發(fā)射極和所述第七電阻的一端，輸出端 接所述第七NPN管的基極； 所述第七NPN管的基極接所述第一運算放大器的輸出端，集電極為輸出電流端I0UT， 發(fā)射極接所述第一運算放大器的負輸入端和所述第七電阻的一端； 所述第七電阻的一端接所述第七NPN管的發(fā)射極和所述第一運算放大器的負輸入端， 另一端接所述第一 NMOS管的漏極； 所述第一 NMOS管的柵極接電源電壓VCC，漏極接所述第七電阻的一端，源極接地。
【專利摘要】本實用新型公開了一種零溫度系數(shù)電流源。零溫度系數(shù)電流源包括第一電阻、第一NPN管、第二NPN管、第二電阻、第三NPN管、第一PMOS管、第三電阻、第四電阻、第四NPN管、第五電阻、第五NPN管、第六電阻、第六NPN管、第二PMOS管、第三PMOS管、第四PMOS管、第一運算放大器、第七NPN管、第七電阻和第一NMOS管。利用本實用新型提供的零溫度系數(shù)電流源可以輸出零溫度系數(shù)的電流。
【IPC分類】G05F1/56
【公開號】CN204719589
【申請?zhí)枴緾N201520449272
【發(fā)明人】齊盛
【申請人】浙江商業(yè)職業(yè)技術(shù)學院
【公開日】2015年10月21日
【申請日】2015年6月24日