基于cpci總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)的制作方法
【專利摘要】本實(shí)用新型為一種基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)，包括主板控制模塊(1)，音頻測(cè)試模塊(2)、射頻/中頻測(cè)試模塊(3)、射頻前端模塊(4)、人機(jī)交互模塊(5)、CPCI接口模塊(6)、接口組件(7)共7個(gè)部分。該平臺(tái)能夠?qū)崿F(xiàn)對(duì)通信電臺(tái)性能指標(biāo)及相關(guān)接口進(jìn)行測(cè)試，解決目前通信電臺(tái)、車內(nèi)通信器等設(shè)備的快速檢測(cè)與維修任務(wù)?？稍诙喾N環(huán)境下使用，滿足室內(nèi)臺(tái)式、便攜、以及攜行箱上輪式工程車等要求，使用靈活，可在室內(nèi)和野外均能快速搭建檢測(cè)環(huán)境。
【專利說(shuō)明】
基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)
技術(shù)領(lǐng)域
[0001]本實(shí)用新型涉及一種通信設(shè)備綜合檢測(cè)平臺(tái)，特別是一種基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)。
【背景技術(shù)】
[0002]隨著通信技術(shù)的發(fā)展，各種通信設(shè)備大量使用在各種領(lǐng)域，如何快速的保證各通信設(shè)備在使用或維護(hù)時(shí)進(jìn)行快速檢測(cè)是一個(gè)需要解決的問(wèn)題。作為通信設(shè)備的檢測(cè)，工廠模式下需使用信號(hào)分析儀、頻率計(jì)、頻譜及其他綜合測(cè)試儀表，檢測(cè)設(shè)備繁多，操作復(fù)雜，將這些檢測(cè)儀表設(shè)備運(yùn)用到用戶通信電臺(tái)性能檢測(cè)上，不利于用戶快速對(duì)通信設(shè)備進(jìn)行性能功能檢測(cè)及維修。同時(shí)大量使用儀器儀表，增加了用戶在野外環(huán)境下搭建測(cè)試平臺(tái)的難度，不僅成本大，組織難度高，而且操作不變，檢測(cè)誤差大。因此，人們期待一種將各種測(cè)試儀表功能集中在一個(gè)單一的測(cè)試平臺(tái)。
【實(shí)用新型內(nèi)容】
[0003]本實(shí)用新型的目的是為了克服上述已有技術(shù)的不足，提供一種設(shè)計(jì)合理，操作簡(jiǎn)易，可擴(kuò)展運(yùn)用的基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)。
[0004]為了達(dá)到上述目的，本實(shí)用新型采用的技術(shù)方案是:
[0005]—種基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)，包括主板控制模塊I，音頻測(cè)試模塊2、射頻/中頻測(cè)試模塊3、射頻前端模塊4、人機(jī)交互模塊5、CPCI接口模塊6、接口組件7共7個(gè)部分。且主板控制模塊I同時(shí)與人機(jī)交互模塊5、CPCI接口模塊6、接口組件7呈雙向相連，音頻測(cè)試模塊2同時(shí)與CPCI接口模塊6、接口組件7呈雙向相連;射頻/中頻測(cè)試模塊3同時(shí)與射頻前端模塊4、CPCI接口模塊6、接口組件7相連，射頻前端模塊4同時(shí)與音頻測(cè)試模塊
2、接口組件7呈雙向相連。各模塊相結(jié)合構(gòu)成一個(gè)模塊化結(jié)構(gòu)整體。其中:
[0006]所述主板控制模塊I為模塊化結(jié)構(gòu)，又包括中央處理單元11、主板控制單元12、VGA芯片13、串口轉(zhuǎn)換芯片14、網(wǎng)口芯片15。用于完成對(duì)整個(gè)系統(tǒng)的控制、運(yùn)算，對(duì)其他模件的控制及與其他模件的信息交互。
[0007]所述音頻測(cè)試模塊2為模塊化結(jié)構(gòu)，又包括FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列21、音頻收處理單元22、音頻發(fā)處理單元23、CPCI連接器24及橋芯片處理25，用于完成對(duì)音頻信號(hào)的接收和發(fā)射處理，對(duì)音頻信號(hào)進(jìn)行解析，完成音頻信號(hào)分析功能。
[0008]所述射頻/中頻測(cè)試模塊3為模塊化結(jié)構(gòu)，又包括FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列31、雙路高速AD/DA芯片32、射頻/中頻輸入輸出處理模塊33，切換電路34、調(diào)制解調(diào)模塊35、中頻處理模塊36、I/Q信號(hào)輸入電路37及高頻晶振38和CPCI連接器39，用于完成對(duì)射頻、中頻信號(hào)的接收和發(fā)射處理。
[0009]所述射頻前端模塊4為模塊化結(jié)構(gòu)，用于完成射頻前端信號(hào)檢測(cè)、濾波處理，完成射頻前端信號(hào)的發(fā)射和接收功能。
[0010]所述人機(jī)交互模塊5為模塊化結(jié)構(gòu)，用于完成綜合檢測(cè)平臺(tái)對(duì)外顯示、鍵盤輸入等人工交互功能。
[0011 ]所述CPCI接口模塊6為模塊化結(jié)構(gòu)，用于完成各模塊的CPCI數(shù)據(jù)連接。
[0012]所述接口組件7為模塊化結(jié)構(gòu)，用于完成綜合檢測(cè)平臺(tái)對(duì)外接口功能，提供以太網(wǎng)接口、USB接口、RS232接口、平臺(tái)適配器接口、信號(hào)源接口、中頻口、射頻口及數(shù)字I/Q接口等功能。
[0013]值得特別說(shuō)明的是:
[0014]1.本實(shí)用新型能夠?qū)崿F(xiàn)對(duì)通信電臺(tái)性能指標(biāo)及相關(guān)接口進(jìn)行測(cè)試，解決目前通信電臺(tái)、車內(nèi)通信器等設(shè)備的快速檢測(cè)與維修任務(wù)。該平臺(tái)可在多種環(huán)境下使用，滿足室內(nèi)臺(tái)式、便攜、以及攜行箱上輪式工程車等要求，使用靈活，可在室內(nèi)和野外均能快速搭建檢測(cè)環(huán)境。
[0015]2.本實(shí)用新型工作時(shí)，通過(guò)人機(jī)交互窗口，下達(dá)各項(xiàng)測(cè)試指標(biāo)，可以完成對(duì)被測(cè)射頻的射頻、中頻、數(shù)字I/Q信號(hào)等指標(biāo)測(cè)試。
[0016]總的來(lái)說(shuō)，本實(shí)用新型具備設(shè)計(jì)合理，檢測(cè)快捷、使用靈活、安裝方面、操作簡(jiǎn)單等特點(diǎn)。
【附圖說(shuō)明】
[0017]圖1是本實(shí)用新型整機(jī)架構(gòu)電原理框圖。
[0018]圖2是本實(shí)用新型主板控制模件電原理圖。
[0019]圖3是本實(shí)用新型音頻測(cè)試模件電原理圖。
[0020]圖4是本實(shí)用新型射頻/中頻測(cè)試模件電原理圖。
[0021]圖中符號(hào)說(shuō)明:
[0022]I為主板控制模塊；
[0023]11為中央處理單元；
[0024]111為四核處理器；
[0025]112 為 4G 內(nèi)存；
[0026]113為VGA芯片；
[0027]114為PS2鍵盤八氧標(biāo)芯片；
[0028]12為主板控制單元；
[0029]121為Intel主板芯片；
[0030]122為B1S基本輸入輸出單元；
[0031]123 為 128G 電子盤；
[0032]13 為 VGA 芯片；
[0033]14為串口轉(zhuǎn)換芯片；
[0034]15為網(wǎng)口芯片；
[0035]2為音頻測(cè)試模塊；
[0036]21為FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列；
[0037]22為音頻收處理單元；
[0038]221為音頻收LC濾波器電路；
[0039]222為音頻收運(yùn)算放大器電路；
[0040]223為高精度ADC芯片；
[0041]23為音頻發(fā)處理單元；
[0042]231為音頻發(fā)LC濾波器電路；
[0043]232為音頻發(fā)運(yùn)算放大器電路；
[0044]233為高精度DAC芯片；
[0045]24 為 CPCI 連接器；
[0046]25為橋芯片；
[0047]3為射頻/中頻測(cè)試模塊；
[0048]31為FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列；
[0049]32為雙路高速AD/DA芯片；
[0050]33為射頻/中頻輸入輸出處理模塊；
[0051 ]34為切換電路；
[0052]35為調(diào)制解調(diào)模塊；
[0053]36為中頻處理模塊；
[0054]37為I/Q信號(hào)輸入電路；
[0055]38為尚頻晶振；
[0056]39 為 CPCI 連接器；
[0057]4為射頻前端模塊；
[0058]5為人機(jī)交互模塊；
[0059]6 為 CPCI 接口模塊；
[0060]7為接口組件。
【具體實(shí)施方式】
[0061]請(qǐng)參閱附圖1至附圖4所示，為本實(shí)用新型具體實(shí)施例。
[0062]從圖1可以看出:
[0063]本實(shí)用新型為基于CPCI總線傳輸?shù)木C合檢測(cè)平臺(tái)，包括主板控制模塊I，音頻測(cè)試模塊2、射頻/中頻測(cè)試模塊3、射頻前端模塊4、人機(jī)交互模塊5、CPCI接口模塊6、接口組件7共7個(gè)部分，且主板控制模塊I同時(shí)與人機(jī)交互模塊5、后面板接口模塊6、接口組件7相連，音頻測(cè)試模塊2同時(shí)與CPCI接口模塊6、接口組件7相連，射頻/中頻測(cè)試模塊3同時(shí)與射頻前端模塊4、后面板接口模塊6、接口組件7相連，射頻前端模塊4同時(shí)與音頻測(cè)試模塊2、接口組件7相連。各模塊相結(jié)合構(gòu)成一個(gè)整體。
[0064]結(jié)合圖1和圖2可以看出:
[0065]所述主板控制模塊I為模塊化結(jié)構(gòu)，又包括中央處理單元11、主板控制單元12、VGA芯片13、串口轉(zhuǎn)換芯片14、網(wǎng)口芯片15，其中:
[0066]所述中央處理單元11的第O腳至第31腳，依次分別與所述主板控制單元12的第128腳至第159腳相連接;所述中央處理單元11的第O腳至第31腳，依次分別與所述VGA芯片13的第16腳至第47腳相連接;所述中央處理單元11的第O腳至第7腳，依次分別與所述串口轉(zhuǎn)換芯片14的第O腳至第7腳相連接；
[0067]所述主板控制單元12的第O腳至第7腳，依次分別與所述網(wǎng)口芯片15的第O腳至第7腳相連接；
[0068]所述中央處理單元11，又包括四核處理器111，4G內(nèi)存112，VGA芯片113，PS2鍵盤/鼠標(biāo)芯片114，其中:
[0069]所述四核處理器111的第O腳至第31腳，依次分別與所述4G內(nèi)存112的第O腳至第31腳相連接;所述四核處理器111的第O腳至第8腳，依次分別與所述VGA芯片113的第16腳至第23腳相連接;所述四核處理器111的第O腳至第8腳，依次分別與所述PS2鍵盤八氧標(biāo)芯片114的第5腳至第12腳相連接；
[0070]所述主板控制單元12，又包括Intel主板芯片121，B10S基本輸入輸出單元122和128G電子盤123，其中:
[0071]所述Intel主板芯片121的第128腳至第135腳，依次分別與所述B1S基本輸入輸出單元122的第O腳至第7腳相連接;所述Intel主板芯片121的第128腳至第159腳，依次分別與所述128G電子盤123的第O腳至第31腳相連接。
[0072]所述VGA芯片13，通過(guò)32芯排線與所述CPCI接口模塊6相連接；
[0073]所述串口轉(zhuǎn)換芯片14，通過(guò)標(biāo)準(zhǔn)9芯串口線與接口組件7相連接；
[0074]所述網(wǎng)口芯片15，通過(guò)標(biāo)準(zhǔn)RJ45接口線與接口組件7相連接。
[0075]結(jié)合圖1和圖3可以看出:
[0076]所述音頻測(cè)試模件2為模塊化結(jié)構(gòu)，又包括FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列21、音頻收處理單元22、音頻發(fā)處理單元23、CPCI連接器24及橋芯片25，其中:
[0077]所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列21的第128腳至第159腳，依次分別與所述CPCI連接器24的第O腳至第31腳相連接;所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列21的第O腳至第31腳，依次分別與所述橋芯片25的第O腳至第31腳相連接；
[0078]所述音頻收處理單元22，又包括音頻收LC濾波器電路221，音頻收運(yùn)算放大器電路222及高精度ADC芯片223，其中:
[0079]所述音頻收LC濾波器電路221第I腳，與所述接口組件7的音頻輸入口通過(guò)射頻線相連;所述音頻收LC濾波器電路221的第2腳，與所述音頻收運(yùn)算放大器電路222的第I腳通過(guò)印制板走線相連接;所述音頻收運(yùn)算放大器電路222的第2腳，與所述高精度ADC芯片223的第11腳相連;所述高精度ADC芯片223的第O腳至第9腳，依次分別與所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列21的第128腳至第159腳相連；
[0080]所述音頻發(fā)處理單元23，又包括音頻發(fā)LC濾波器電路231，音頻發(fā)運(yùn)算放大器電路232及高精度DAC芯片233，其中:
[0081 ]所述音頻發(fā)LC濾波器電路231第I腳，與所述接口組件7的音頻輸出口通過(guò)射頻線相連;所述音頻發(fā)LC濾波器電路232的第2腳，與所述音頻發(fā)運(yùn)算放大器的第I腳通過(guò)印制板走線相連;所述音頻發(fā)運(yùn)算放大器的第2腳，與所述高精度DAC芯片233的第11腳相連;所述高精度DAC芯片的第O腳至第9腳，依次分別與所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列21的第26腳至第35腳相連；
[0082]所述CPCI連接器，通過(guò)32芯排線與所述CPCI接口模塊相連接；
[0083]所述橋芯片25，通過(guò)32芯排線與所述CPCI接口模塊相連接。
[0084]結(jié)合圖1和圖4可以看出:
[0085]所述射頻/中頻測(cè)試模塊3為模塊化結(jié)構(gòu)，又包括FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列31、雙路高速AD/DA芯片32、射頻/中頻輸入輸出處理模塊33，切換電路34、調(diào)制解調(diào)模塊35、中頻處理模塊36、I/Q信號(hào)輸入電路37及高頻晶振38和CPCI連接器39，其中:
[0086]所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列31的第16腳至第25腳，依次分別與所述雙路高速AD/DA芯片32的第O腳至第9腳相連;所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列31的第26腳至第35腳，依次分別與所述CPCI連接器39的第O腳至第31腳相連;所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列31的第O腳至第I腳，依次分別與所述I/Q信號(hào)輸入電路37的第I腳至第2腳相連;所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列31的第85腳，與所述高頻晶振38的第3腳相連;所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列31的第80腳，與所述調(diào)制解調(diào)模塊35的第I腳相連；
[0087]所述AD/DA芯片32的第12腳，與所述射頻/中頻輸入輸出處理模塊33的第3腳相連接;所述AD/DA芯片32的第13腳，與所述中頻處理模塊36的第2腳相連接；
[0088]所述切換電路34的第3腳，與所述射頻/中頻輸入輸出處理模塊33的第I腳相連接；所述切換電路34的第2腳，與所述中頻處理模塊36的第3腳相連接;所述切換電路34的第I腳，與所述中頻處理模塊36的第3腳相連接；
[0089]所述高頻晶振38的第3腳，與所述中頻處理模塊36的第4腳相連接;所述高頻晶振38的第3腳，與所述中頻處理模塊36的第2腳相連接；
[0090]所述射頻/中頻輸入輸出處理模塊33的第2腳，與所述接口組件7的射頻口相通過(guò)射頻線連接；
[0091 ]所述中頻處理模塊36的第I腳，與所述接口組件7的中頻口通過(guò)射頻線相連接；
[0092]所述I/Q信號(hào)輸入電路37的第3腳，與所述接口組件7的IQ口通過(guò)信號(hào)線相連接；
[0093]所述CPCI連接器39，通過(guò)32芯排線與所述CPCI接口模塊相連接。
[0094]本實(shí)用新型主要模塊型號(hào)依次分別為:四核處理器11為IntelI7-3612QE，Interl，Intel主板芯片121為BD82QM77，F(xiàn)PGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列21為XC3S1200F，VGA芯片13為PI7C9X130，串口轉(zhuǎn)換芯片14為0XuPCI954，網(wǎng)口芯片15為84574L，其余為工業(yè)級(jí)通用件。
[0095]以上實(shí)施例，僅為本實(shí)用新型的較佳實(shí)例而已，用以說(shuō)明本實(shí)用新型的技術(shù)特征和可實(shí)施性，并非用以限定本實(shí)用新型的申請(qǐng)專利權(quán)利；同時(shí)以上的描述，對(duì)于孰知本技術(shù)領(lǐng)域的專業(yè)人士應(yīng)可明了并加以實(shí)施，因此，其他在未脫離本實(shí)用新型所揭示的前提下所完成的等效的改變或修飾，均應(yīng)包含在所述的申請(qǐng)專利范圍之內(nèi)。
【主權(quán)項(xiàng)】
1.一種基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)，包括主板控制模塊(I)，音頻測(cè)試模塊(2)、射頻/中頻測(cè)試模塊(3)、射頻前端模塊(4)、人機(jī)交互模塊(5)、CPCI接口模塊(6)、接口組件(7)共7個(gè)部分，且主板控制模塊(I)同時(shí)與人機(jī)交互模塊(5)、CPCI接口模塊(6)、接口組件(7)呈雙向相連;音頻測(cè)試模塊(2)同時(shí)與CPCI接口模塊(6 )、接口組件(7)呈雙向相連;射頻/中頻測(cè)試模塊(3)同時(shí)與射頻前端模塊(4)、CPCI接口模塊(6)、接口組件(7)呈雙向相連;射頻前端模塊(4)同時(shí)與音頻測(cè)試模塊(2)、接口組件(7)呈雙向相連;各模塊相結(jié)合構(gòu)成一個(gè)整體，其特征是: a)所述主板控制模塊(I)為模塊化結(jié)構(gòu)，又包括中央處理單元(11)、主板控制單元(12)、VGA芯片(13)、串口轉(zhuǎn)換芯片(14)、網(wǎng)口芯片(15)，其中: 所述中央處理單元(11)的第O腳至第31腳，依次分別與所述主板控制單元(12)的第128腳至第159腳相連接;所述中央處理單元(11)的第O腳至第31腳，依次分別與所述VGA芯片(13)的第16腳至第47腳相連接;所述中央處理單元(11)的第O腳至第7腳，依次分別與所述串口轉(zhuǎn)換芯片(14)的第O腳至第7腳相連接； 所述主板控制單元(12)的第O腳至第7腳，依次分別與所述網(wǎng)口芯片(15)的第O腳至第7腳相連接； b)所述音頻測(cè)試模塊(2)為模塊化結(jié)構(gòu)，又包括FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列(21)、音頻收處理單元(22)、音頻發(fā)處理單元(23)、CPCI連接器(24)及橋芯片(25)，其中: 所述FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列(21)的第128腳至第159腳，依次分別與所述CPCI連接器(24)的第O腳至第31腳相連接;所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列(21)的第O腳至第31腳，依次分別與所述橋芯片(25)的第O腳至第31腳相連接； c)所述射頻/中頻測(cè)試模塊(3)為模塊化結(jié)構(gòu)，又包括FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列(31)、雙路高速AD/DA芯片(32)、射頻/中頻輸入輸出處理模塊(33)，切換電路(34)、調(diào)制解調(diào)模塊(35)、中頻處理模塊(36)、I/Q信號(hào)輸入電路(37)及高頻晶振(38)和CPCI連接器(39)，其中: 所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列(31)的第16腳至第25腳，依次分別與所述雙路高速AD/DA芯片(32)的第O腳至第9腳相連;所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列(31)的第26腳至第35腳，依次分別與所述CPCI連接器(39)的第O腳至第31腳相連;所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列(31)的第O腳至第I腳，依次分別與所述I/Q信號(hào)輸入電路(37)的第I腳至第2腳相連;所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列(31)的第85腳，與所述高頻晶振(38)的第3腳相連；所述FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列(31)的第80腳，與所述調(diào)制解調(diào)模塊(35)的第I腳相連； 所述AD/DA芯片(32)的第12腳，與所述射頻/中頻輸入輸出處理模塊(33)的第3腳相連接;所述AD/DA芯片(32)的第13腳，與所述中頻處理模塊(36)的第2腳相連接； 所述切換電路(34)的第3腳，與所述射頻/中頻輸入輸出處理模塊(33)的第I腳相連接；所述切換電路(34)的第2腳，與所述中頻處理模塊(36)的第3腳相連接;所述切換電路(34)的第I腳，與所述中頻處理模塊(36)的第3腳相連接； 所述高頻晶振(38)的第3腳，與所述中頻處理模塊(36)的第4腳相連接;所述高頻晶振(38)的第3腳，與所述中頻處理模塊(36)的第2腳相連接； 所述射頻/中頻輸入輸出處理模塊(33)的第2腳，與所述接口組件(7)的射頻口相通過(guò)射頻線連接； 所述中頻處理模塊(36)的第I腳，與所述接口組件⑴的中頻口通過(guò)射頻線相連接； 所述I/Q信號(hào)輸入電路(37)的第3腳，與所述接口組件(7)的IQ 口通過(guò)信號(hào)線相連接； 所述CPCI連接器(39 )，通過(guò)32芯排線與所述CPCI接口模塊相連接。2.如權(quán)利要求1所述的基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)，其特征是: 所述中央處理單元(11)，又包括四核處理器(111)，4G內(nèi)存(112)，VGA芯片(113)，PS2鍵盤八氧標(biāo)芯片(114)，其中: 所述四核處理器(111)的第O腳至第31腳，依次分別與所述4G內(nèi)存(112)的第O腳至第31腳相連接;所述四核處理器(111)的第O腳至第8腳，依次分別與所述VGA芯片(113)的第16腳至第23腳相連接;所述四核處理器(111)的第O腳至第8腳，依次分別與所述PS2鍵盤八氧標(biāo)芯片(114)的第5腳至第12腳相連接。3.如權(quán)利要求1所述的基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)，其特征是: 所述主板控制單元(12)，又包括Intel主板芯片(121)，B1S基本輸入輸出單元(122)和128G電子盤(123)，其中: 所述Intel主板芯片(121)的第128腳至第135腳，依次分別與所述B1S基本輸入輸出單元(122)的第O腳至第7腳相連接;所述Intel主板芯片(121)的第128腳至第159腳，依次分別與所述128G電子盤(123)的第O腳至第31腳相連接。4.如權(quán)利要求1所述的基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)，其特征是: 所述音頻收處理單元(22)，又包括音頻收LC濾波器電路(221)，音頻收運(yùn)算放大器電路(222)及高精度ADC芯片(223)，其中: 所述音頻收LC濾波器電路(221)第I腳，與所述接口組件(7)的音頻輸入口通過(guò)射頻線相連;所述音頻收LC濾波器電路(221)的第2腳，與所述音頻收運(yùn)算放大器電路(222)的第I腳通過(guò)印制板走線相連接;所述音頻收運(yùn)算放大器電路(222)的第2腳，與所述高精度ADC芯片(223)的第11腳相連;所述高精度ADC芯片(223)的第O腳至第9腳，依次分別與所述FPGA大規(guī)?，F(xiàn)場(chǎng)可編程門陣列(21)的第128腳至第159腳相連。5.如權(quán)利要求1所述的基于CPCI總線傳輸?shù)耐ㄐ旁O(shè)備綜合檢測(cè)平臺(tái)，其特征是: 所述音頻發(fā)處理單元(23)，又包括音頻發(fā)LC濾波器電路(231)，音頻發(fā)運(yùn)算放大器電路(232)及高精度DAC芯片(233)，其中: 所述音頻發(fā)LC濾波器電路(231)第I腳，與所述接口組件(7)的音頻輸出口通過(guò)射頻線相連;所述音頻發(fā)LC濾波器電路(231)的第2腳，與所述音頻發(fā)運(yùn)算放大器電路(232)的第I腳通過(guò)印制板走線相連;所述音頻發(fā)運(yùn)算放大器電路(232)的第2腳，與所述高精度DAC芯片(233)的第11腳相連;所述高精度DAC芯片(233)的第O腳至第9腳，依次分別與所述FPGA大規(guī)模現(xiàn)場(chǎng)可編程門陣列(21)的第26腳至第35腳相連。
【文檔編號(hào)】G05B19/05GK205608487SQ201521070896
【公開日】2016年9月28日
【申請(qǐng)日】2015年12月21日
【發(fā)明人】王玉紅, 梅青文, 黃祥, 王繼迎, 周義鋒, 韓毅, 陳軼乾, 白俊, 羅豪, 潘楊, 渠麗新, 陶瑾, 鮑毅, 樊恩, 付培培
【申請(qǐng)人】武漢中元通信股份有限公司