專利名稱：具時鐘信號轉(zhuǎn)換的晶片組的制作方法
技術(shù)領(lǐng)域：
本發(fā)明是有關(guān)于一種晶片組(Chip Set)的信號轉(zhuǎn)換裝置，且特別是有關(guān)于一種可有效將存儲器接口的回應(yīng)(Response)信號轉(zhuǎn)換輸出至主系統(tǒng)接口的裝置。
現(xiàn)在電腦技術(shù)的快速發(fā)展，使得中央處理器(Central Process-ing Unit,CPU)所使用的時鐘頻率已由以往的數(shù)MHz發(fā)展至今日的數(shù)百MHz。為了配合CPU時鐘頻率，電腦主機板亦要配合提供高頻率的時鐘信號。然而在傳統(tǒng)的個人電腦中，通常除了CPU之外，其余的周邊設(shè)備的速度均較慢，故而CPU所發(fā)出的請求(Request)信號通常要比周邊設(shè)備所傳回的回應(yīng)信號來得快。目前，在較高級的電腦主機板上，CPU總線上的時鐘頻率例如可作100MHz、83MHz、66MHz等的選擇，周邊設(shè)備例如是存儲器，其時鐘亦可作100MHz、83MHz、66MHz、50MHz等的選擇；周邊元件連接(Peripheral Component Interconnect,PCI)接口所使用的頻率為66MHz、33MHz等；加速圖形端口(Accelerate Graphics Port,AGP)的頻率為66MHz、133MHz等。但在主系統(tǒng)的請求信號快、周邊設(shè)備的回應(yīng)信號慢的信號轉(zhuǎn)換處理技術(shù)已漸發(fā)展成熟，例如100/66或是133/100的轉(zhuǎn)換已可有效完成。
請參照

圖1，其繪示乃傳統(tǒng)電腦主機板的晶片組的方框圖。其中，時鐘產(chǎn)生器110用以提供不同頻率的兩種時鐘CLK-A以及時鐘CLK-B給晶片組100，時鐘CLK-A與時鐘CLK-B的頻率具有一簡單的整數(shù)比，例如為3∶2時，時鐘CLK-A為100MHz、時鐘CLK-B為66MHz，亦即時鐘CLK-A的3個周期的時間與時鐘CLK-B的2個周期的時間相等。
在晶片組100中，包括有3個子系統(tǒng)主系統(tǒng)接口120、存儲器接口130、與AGP及PCI接口140。其中，時鐘CLK-A經(jīng)由多路復(fù)用器(Multiplexer)122與緩沖器(Buffer)124提供時鐘CLK-1給主系統(tǒng)接口120使用；選擇信號SEL經(jīng)由多路復(fù)用器132選擇時鐘CLK-A或時鐘CLK-B，然后由緩沖器134提供時鐘CLK-2以供存儲器接口130使用；時鐘CLK-B經(jīng)由多路復(fù)用器142與緩沖器144提供時鐘CLK-3給AGP及PCI接口140使用。選擇信號SEL是用以選擇不同的時鐘供存儲器接口使用，例如是由主機板上的跳線開關(guān)選擇或是由基本輸出/入系統(tǒng)(BIOS,Basic Input Output System)設(shè)定。多路復(fù)用器122與142是用以使三個時鐘CLK-1、CLK-2、與CLK-3的傳播延遲(Propagation Delay)盡量接近，而非用以選擇信號。
時鐘CLK-A與時鐘CLK-B輸入時相信號產(chǎn)生器150，用以產(chǎn)生時相信號，供各個信號轉(zhuǎn)換電路170、172、與174使用。其中，時相信號產(chǎn)生器150的輸出數(shù)是根據(jù)較快頻率的時鐘周期數(shù)而定，例如時鐘CLK-A產(chǎn)生3個周期的時間與時鐘CLK-B的2個周期相等，因此時相信號產(chǎn)生器150產(chǎn)生3個時相信號，參考時鐘為時鐘CLK-A，而3個時相信號分別為PH1、PH2、與PH3。在此的信號轉(zhuǎn)換電路170、172、與174是用以提供主系統(tǒng)接口120、存儲器接口130、與AGP及PCI接口140間的信號傳遞。
圖2繪示圖1中所使用的時序圖，圖中包括時鐘CLK-A、時鐘CLK-B與3個時相信號PH1、PH2、及PH3的關(guān)系，其中時鐘CLK-A與時鐘CLK-B為虛擬同步，亦即時鐘CLK-A的第一個周期與時鐘CLK-B的第一個周期的開始時間的間隔小于一預(yù)定時間，在時鐘CLK-A經(jīng)3N個周期后，即第3N+1個周期，與時鐘CLK-B的第2N+1個周期的開始時間的間隔亦小于一預(yù)定時間，N為正整數(shù)。而時相信號PH1、PH2、與PH3則交替出現(xiàn)有效信號，在此以高電位為有效信號，其中時相信號PH1在時鐘CLK-A的第1個周期中出現(xiàn)高電位；時相信號PH2在時鐘CLK-A的第2個周期中出現(xiàn)高電位；時相信號PH3在時鐘CLK-A的第3個周期中出現(xiàn)高電位；時鐘CLK-A的第4個周期則由時相信號PH1出現(xiàn)高電位，三個時相信號PH1、PH2、與PH3則依此交替出現(xiàn)高電位。
然而，目前電腦周邊設(shè)備的技術(shù)亦發(fā)展得相當快速，例如動態(tài)隨機存取存儲器(DRAM)的存取速度，更甚而較CPU的時鐘頻率為快。舉例來說，若是CPU的處理速度為66MHz，而DRAM的處理速度為100MHz、或是CPU的處理速度為100MHz，而DRAM的處理速度為133MHz時，在此種信號轉(zhuǎn)換情形下，傳統(tǒng)方法便無法將回應(yīng)信號一筆一筆地完全轉(zhuǎn)換傳回主系統(tǒng)中。例如在時相信號PH1與PH3所產(chǎn)生的回應(yīng)信號會有誤動作的情形，而導(dǎo)致部分信號在轉(zhuǎn)換的過程中遺失。故而必須在每一筆信號的處理過程中，預(yù)留信號處理空間，而當信號處理為非同步(Asynchronous)時，便會常有2筆信號而僅完成1筆信號轉(zhuǎn)換等的情形，請參照下述圖3與圖4的說明。
圖3繪示圖1中的信號轉(zhuǎn)換電路方框圖，例如是信號轉(zhuǎn)換電路170、172、或174。圖中的輸入信號SG-I的參考時鐘為時鐘CLK-A或CLK-B，經(jīng)由信號轉(zhuǎn)換電路170產(chǎn)生一輸出信號SG-O，且輸出信號SG-O的參考時鐘亦為時鐘CLK-A或CLK-B。輸出信號SG-O的產(chǎn)生，是在輸入信號SG-I的輸入下，配合時鐘CLK-A、CLK-B以及三個時相信號PH1、PH2與PH3所得到的結(jié)果，故而圖3的電路方框的輸入尚包括時鐘CLK-A、CLK-B與時相信號PH1、PH2、PH3。
圖4繪示圖3中信號轉(zhuǎn)換電路方框的信號轉(zhuǎn)換時序圖，此處僅以時鐘CLK-A與CLK-B的頻率比為3∶2來作說明。依傳統(tǒng)方法，考慮兩個時鐘的比例關(guān)系與虛擬同步關(guān)系，當然，在實際電路設(shè)計上，在信號與信號的轉(zhuǎn)換間必然存在一延遲時間。若輸入信號SG-I為高頻，而輸出信號SG-O為低頻時，會有三種信號轉(zhuǎn)換情況。當輸入信號SG-I為時序A1時，其輸出信號SG-O為時序B1；當輸入信號SG-I為時序A2時，其輸出信號SG-O為時序B2；當輸入信號SG-I為時序A3時，其輸出信號SG-O為時序B3。因此，當輸入信號SG-I為時序A4時，其輸出信號SG-O為時序B4；重復(fù)回到輸入信號SG-I為時序A1時，其輸出信號SG-O為時序B1的轉(zhuǎn)換。由上述的情形可得知，時序B3與B4相同，亦即在作信號轉(zhuǎn)換時，每三筆信號的轉(zhuǎn)換，第一筆信號的轉(zhuǎn)換可能與先前三筆信號的第三筆信號轉(zhuǎn)換發(fā)生重疊，因此而流失，而且無法辨別這一筆信號是由何產(chǎn)生。故而，當主系統(tǒng)至存儲器的轉(zhuǎn)換為慢至快(例如為66/100)時，便無法完成。
上述狀況，若是依照傳統(tǒng)的方法來處理此種情形，通常有下列三種方式1．放棄此種模式；2．使用非流水線傳輸(Non-Pipeline)的請求信號模式，由于非流水線傳輸?shù)恼埱笮盘柲Ｊ?，會在每一筆請求信號所對應(yīng)的回應(yīng)信號備妥(Ready)后，再繼續(xù)下一筆請求信號，使得請求率(Request Rate)與回應(yīng)率(Response Rate)皆降低，而降低此種信號轉(zhuǎn)換的速度；或3．使用非接連備妥(Non-Back-to-Back Ready)模式，因而在每一筆信號的處理過程中，即使是使用流水線傳輸?shù)恼埱笮盘柲Ｊ剑谶B續(xù)傳輸?shù)拿恳还P備妥信號間，皆會預(yù)留一等待周期，預(yù)留信號處理時間，以使得每一筆信號均能完全轉(zhuǎn)換傳輸。在此模式中，由于必需增加回應(yīng)率的等待時間而降低回應(yīng)率，故而使得信號轉(zhuǎn)換的速度降低了許多。
傳統(tǒng)的方法，對于在接連(Back-to-Back)備妥模式，且DRAM的回應(yīng)速度較快時，便無法將備妥(Ready)信號一對一地轉(zhuǎn)換，且由于信號的轉(zhuǎn)換為非同步，所以會有上述的2筆信號僅完成1筆信號轉(zhuǎn)換的情形。因此，顯然無法將上述的信號轉(zhuǎn)換得到一較佳的解決方式。在此種情形下，信號轉(zhuǎn)換的處理便成為影響電腦系統(tǒng)執(zhí)行速度快慢的主因，若是彼此間的信號傳遞未小心處理，可能會導(dǎo)致系統(tǒng)無法正常運作，尤其是主系統(tǒng)的周邊設(shè)備，例如是存儲器，通常會對系統(tǒng)的穩(wěn)定與否造成極大的影響，因此，信號轉(zhuǎn)換裝置的優(yōu)劣益形重要。
有鑒于此，本發(fā)明的主要目的就是提供一種將存儲器接口至主系統(tǒng)接口的信號轉(zhuǎn)換電路及其信號轉(zhuǎn)換的方法，用以完全地將由快至慢的回應(yīng)信號完成轉(zhuǎn)換，解決非同步轉(zhuǎn)換所造成的慢效率與不便，并使信號轉(zhuǎn)換電路在虛擬同步時，不致將信號流失。讓主系統(tǒng)接口所產(chǎn)生的請求信號頻率大于存儲器接口所產(chǎn)生的回應(yīng)信號頻率1/2以上的電腦系統(tǒng)，例如是100/133或是66/100的系統(tǒng)，得以快速地正常運作。
根據(jù)本發(fā)明的目的，提供一種具時鐘信號轉(zhuǎn)換的電腦主機板晶片組，利用主機板晶片組中的一信號轉(zhuǎn)換裝置，將存儲器接口的回應(yīng)信號的輸入有效地轉(zhuǎn)換輸出。此信號轉(zhuǎn)換裝置，是參考一第一時鐘的一輸入信號轉(zhuǎn)換為參考一第二時鐘的一輸出信號。在此的第一時鐘具有一第一時鐘周期，該第二時鐘具有一第二時鐘周期，第一時鐘的m個周期與該第二時鐘的n個周期相等，且m與n為最小正整數(shù)，2n＞m＞n。并利用第一時鐘產(chǎn)生m個時相信號，各時相信號是在第一時鐘周期的m個周期內(nèi)交替出現(xiàn)有效信號，且各時相信號出現(xiàn)有效信號的時間為第一時鐘周期的時間。其中，輸入信號包括一第一備妥前沿信號與一第一備妥后沿信號。
首先，利用一D型觸發(fā)器將第一備妥前沿信號延遲第一時鐘周期，以產(chǎn)生一延遲備妥前沿信號，并再利用一D型觸發(fā)器將第一備妥后沿信號延遲第一時鐘周期，以產(chǎn)生一延遲備妥后沿信號。接著，利用簡單邏輯門產(chǎn)生一延伸信號，當延遲備妥后沿信號與上述時相信號的一第一時相信號皆出現(xiàn)有效信號時，延伸信號亦為有效信號。之后，利用一多路復(fù)用器選擇輸出一延伸備妥后沿信號，延伸備妥后沿信號是將第一備妥后沿信號的部分有效信號延遲該第一時鐘周期，當延伸信號與第一備妥后沿信號皆出現(xiàn)有效信號時，第一備妥后沿信號即延遲第一時鐘周期，并同時再產(chǎn)生一延伸備妥前沿信號，以使延伸備妥后沿信號與延伸備妥前沿信號同步延伸。最后，利用一信號轉(zhuǎn)換器，接收第一時鐘、第二時時鐘、延伸備妥前沿信號、延伸備妥后沿信號與上述時相信號的輸入，然后利用第一時鐘與第二時鐘間的虛擬同步信號轉(zhuǎn)換，產(chǎn)生一輸出信號。
為讓本發(fā)明的上述目的、特征、和優(yōu)點能更明顯易懂，下文特舉一較佳實施例，并配合附圖，作詳細說明如下附圖簡要說明圖1繪示是傳統(tǒng)電腦主機板的晶片組方框圖；圖2繪示是圖1信號裝置的時序圖；圖3繪示是圖1中的信號轉(zhuǎn)換電路方框圖；圖4繪示是圖3中信號轉(zhuǎn)換電路方框的信號轉(zhuǎn)換時序圖；圖5繪示是備妥信號的前沿與后沿時序圖；圖6繪示依照本發(fā)明一較佳實施例的一種信號轉(zhuǎn)換時序圖；以及圖7繪示是圖6中的信號轉(zhuǎn)換時序的實際信號轉(zhuǎn)換電路方框圖。
較佳實施例在本發(fā)明中，當主系統(tǒng)所產(chǎn)生的請求信號頻率較存儲器接口所產(chǎn)生的回應(yīng)信號為慢且時鐘頻率不小于1/2以上時，利用信號轉(zhuǎn)換裝置來完成信號傳遞的功能。
對于主系統(tǒng)所發(fā)出的請求信號而言，周邊信號會傳回一回應(yīng)信號。請參照圖5，其繪示是備妥信號的前沿(Head)與后沿(Tail)時序圖。在圖5中，將高電平視為致能信號舉例作說明，其中，請求信號HRQ是由主系統(tǒng)產(chǎn)生，相對于主系統(tǒng)的一請求信號HRQ，周邊設(shè)備會產(chǎn)生一回應(yīng)信號。首先，將備妥信號DRDY亦置于高電平，若是一筆回應(yīng)信號需要4個時鐘的傳輸周期，例如是4個位，則備妥信號DRDY將維持于高電平4個時鐘周期。對每一個位于高電平的備妥信號DRDY而言，代表至少有一筆回應(yīng)信號產(chǎn)生，而每一筆回應(yīng)信號皆具有一前沿信號與后沿信號。在回應(yīng)信號產(chǎn)生時，備妥前沿信號DRDYH即出現(xiàn)高電平，并在回應(yīng)信號結(jié)束時，備妥后沿信號DRDYT亦出現(xiàn)高電平，故而備妥前沿信號DRDYH與備妥后沿信號DRDYT是相對產(chǎn)生。以圖5為例，在備妥信號DRDY位于高電平的狀況下，備妥前沿信號DRDYH與備妥后沿信號DRDYT均各產(chǎn)生一高電平，亦即在此周期中，有一筆回應(yīng)信號。
在信號轉(zhuǎn)換裝置中，我們預(yù)留每一輸入的回應(yīng)信號的前沿與后沿，利用回應(yīng)信號的前沿與后沿來對各輸入信號作判別，而不致于使信號在轉(zhuǎn)換過程中造成流失。當然，回應(yīng)信號的前沿是發(fā)生于后沿之前，且前沿與后沿均為成對產(chǎn)生。在此先以本發(fā)明信號轉(zhuǎn)換的時序作說明，其中，主系統(tǒng)的時鐘頻率為66MHz、DRAM的時鐘頻率為100MHz，且在本發(fā)明實施例中，均以高電平當作致能信號來作說明。
請參照圖6，其繪示依照本發(fā)明一較佳實施例的一種信號轉(zhuǎn)換時序圖。其中，時鐘信號DCLK為100MHz的DRAM時鐘信號；時相信號PH1為時鐘信號DCLK之一時相信號，其周期為時鐘信號DCLK的三倍。由于DRAM產(chǎn)生3個時鐘的周期與主系統(tǒng)產(chǎn)生2個時鐘的周期相等，故而本發(fā)明所使用的時相信號PH1的周期為時鐘信號DCLK的三倍。如前所述，時鐘信號DCLK更包括有時相信號PH2與PH3，在圖6中僅以時相信號PH1作說明；備妥信號DRDY為DRAM的回應(yīng)信號的有效時序。
在每一備妥信號DRDY中，由于不同的回應(yīng)信號，皆有可能會彼此相連，導(dǎo)致信號轉(zhuǎn)換過程的流失，而無法區(qū)別信號間的差異。故而本發(fā)明為能解決傳統(tǒng)的問題，即利用每一回應(yīng)信號之前沿與后沿，來區(qū)別出每一筆回應(yīng)信號。
請再參照圖6，備妥前沿信號DRDYH為DRAM中的每一筆回應(yīng)信號前沿的時序，本實施例中以備妥前沿信號DRDYH出現(xiàn)高電平的次數(shù)代表回應(yīng)信號的筆數(shù)。然而，也因為如此，在每一備妥前沿信號DRDYH的高電平間，至少要能存在一個時鐘的間距，例如是時鐘信號DCLK的一個周期，所以每一筆回應(yīng)信號均應(yīng)至少有2個回應(yīng)周期以上。例如，在主系統(tǒng)發(fā)出一請求信號之后，DRAM所回應(yīng)的回應(yīng)信號具有2個回應(yīng)周期或以上的回應(yīng)周期，那么所得到的每一備妥前沿信號DRDYH的高電平數(shù)目，亦即代表回應(yīng)信號的筆數(shù)，不會有備妥前沿信號DRDYH的高電平相連在一起的情形。一筆回應(yīng)信號即產(chǎn)生一備妥前沿信號DRDYH的高電平，且維持時鐘信號DCLK的一個周期。以電腦系統(tǒng)而言，DRAM所回應(yīng)的回應(yīng)信號通常具有2個回應(yīng)周期以上，因而不致影響本發(fā)明的結(jié)果。
圖6中的備妥后沿信號DRDYT為DRAM中的每一筆回應(yīng)信號后沿的時序，其中，備妥后沿信號DRDYT的高電平所包含時鐘信號DCLK的時鐘數(shù)代表回應(yīng)信號的筆數(shù)。然而，雖然DRAM所回應(yīng)的回應(yīng)信號通常具有2個回應(yīng)周期以上，當其中一筆的回應(yīng)信號為2個周期時，此筆回應(yīng)信號的備妥后沿信號DRDYT高電平便會與下一筆回應(yīng)信號的備妥后沿信號DRDYT高電平相連。然而在本發(fā)明中，當備妥后沿信號DRDYT的高電平產(chǎn)生相連時，有時又會導(dǎo)致傳統(tǒng)在時相信號PH1與PH3所產(chǎn)生的誤動作。
因此，本發(fā)明在此更以一延伸信號EXT來處理當備妥后沿信號DRDYT的高電平產(chǎn)生相連的情況。請再參照圖6，圖中延伸信號EXT的高電平，是發(fā)生于當時相信號PH1與備妥后沿信號DRDYT同步延遲一時鐘周期后的時序均為高電平時，以邏輯運算來表示如下EXT=PH1 and DRDYTQ；其中延遲備妥后沿信號DRDYTQ為備妥后沿信號DRDYT同步延遲一時鐘周期的結(jié)果。
可同時參照圖6中所示的延伸信號EXT。然后，利用延伸信號EXT來處理備妥后沿信號DRDYT，當備妥后沿信號DRDYT與延伸信號EXT同為高電平時，將備妥后沿信號DRDYT延長一時鐘周期，而得到如圖5所示的延伸備妥后沿信號DRDYTX的時序。更基于備妥前沿信號DRDYH與備妥后沿信號DRDYT必需同步的考量，當備妥后沿信號DRDYT產(chǎn)生延遲時，備妥前沿信號DRDYH亦需同時延遲，故而亦同時得到如圖5所示的延伸備妥前沿信號DRDYHX。
請再參照圖6，其中時鐘信號HCLK為66MHz的主系統(tǒng)時鐘信號，經(jīng)過本發(fā)明的處理后，備妥前沿信號DRDYH與備妥后沿信號DRDYT經(jīng)信號轉(zhuǎn)換輸出后，得到參考主系統(tǒng)時鐘信號HCLK信號的備妥前沿信號HRDYH與備妥后沿信號HRDYT，如圖6所示。
當然，每一筆回應(yīng)信號均同時具有一前沿與一后沿，故而備妥前沿信號DRDYH應(yīng)與備妥后沿信號DRDYT所包含的時鐘信號DCLK的時鐘數(shù)相等，且經(jīng)信號轉(zhuǎn)換后，得到的備妥前沿信號HRDYH與備妥后沿信號HRDYT，其所包含主系統(tǒng)的時鐘信號HCLK的時鐘數(shù)亦均須相同于備妥前沿信號DRDYH以及備妥后沿信號DRDYT所各包含的時鐘信號DCLK的時鐘數(shù)，方得以將回應(yīng)信號完全轉(zhuǎn)換。
以圖6中DRAM的備妥前沿信號DRDYH與備妥后沿信號DRDYT的時序為例，備妥前沿信號DRDYH具有6個動作信號，因而共有6個時鐘信號DCLK的時鐘周期。備妥后沿信號DRDYT共有6個動作信號，然因有兩兩相連的情形，故而有可能與經(jīng)由時相信號PH3所得到的轉(zhuǎn)換產(chǎn)生誤動作。但在本發(fā)明中，再以一延伸信號EXT的處理，將會產(chǎn)生誤動作的備妥后沿信號DRDYT延遲一時鐘，并同時將備妥前沿信號DRDYH延遲一時鐘，其特征已如前所述。所得到的延伸備妥前沿信號DRDYHX與延伸備妥后沿信號DRDYTX，便得以依據(jù)DRAM的時鐘信號DCLK與主系統(tǒng)的時鐘信號HCLK而一一轉(zhuǎn)換成備妥前沿信號HRDYH與備妥后沿信號HRDYT，且所包含主系統(tǒng)的時鐘信號HCLK數(shù)亦均為6個。其信號轉(zhuǎn)換方式即如傳統(tǒng)圖4中所述的方式，但并不會產(chǎn)生誤動作的情形請參照圖7，其繪示依照本發(fā)明圖6中的信號轉(zhuǎn)換時序的信號轉(zhuǎn)換電路方框圖。圖中，備妥后沿信號DRDYT經(jīng)一D型觸發(fā)器70，D型觸發(fā)器70同時接收時鐘信號DCLK的輸入而產(chǎn)生同步延遲一時鐘周期的延遲備妥后沿信號DRDYTQ。延遲備妥后沿信號DRDYTQ與時相信號PH1經(jīng)一“與”門71運算后，產(chǎn)生一延伸信號EXT的輸出。
接著，以一多路復(fù)用器72接收備妥后沿信號DRDYT與延遲備妥后沿信號DRDYTQ的輸入，并在延伸信號EXT的控制下，得到延伸備妥后沿信號DRDYTX的輸出。以上述說明為例，當延伸信號EXT為高電平時，便會使高電平的備妥后沿信號DRDYT同時延遲一時鐘信號DCLK，然后輸出延伸備妥后沿信號DRDYTX。
再以一D型觸發(fā)器73接收備妥前沿信號DRDYH的輸入，并在時鐘信號DCLK的輸入下產(chǎn)生同步延遲一時鐘周期的延遲備妥前沿信號DRDYHQ，然后備妥前沿信號DRDYH與延遲備妥前沿信號DRDYHQ再輸出至一多路復(fù)用器74，在延伸信號EXT的控制下，產(chǎn)生延伸備妥前沿信號DRDYHX的輸出。當備妥后沿信號DRDYT延遲一時鐘信號DCLK時，多路復(fù)用器74在延伸信號EXT的控制下，亦將備妥前沿信號DRDYH同步延遲一時鐘信號DCLK，若備妥后沿信號DRDYT經(jīng)多路復(fù)用器72并未延遲輸出，則備妥前沿信號DRDYH經(jīng)多路復(fù)用器74后亦不延遲輸出。
接著，延伸備妥前沿信號DRDYHX與延伸備妥后沿信號DRDYTX輸入至信號轉(zhuǎn)換器75，信號轉(zhuǎn)換器75同時接收二個參考時鐘信號與三個時相信號，分別為主系統(tǒng)的時鐘信號HCLK、DRAM的時鐘信號DCLK、時相信號PH1、時相信號PH2與時相信號PH3。信號轉(zhuǎn)換器75例如是傳統(tǒng)圖3的信號轉(zhuǎn)換裝置，用以將一般的信號轉(zhuǎn)換輸出，在本實施例中，即為作100MHz至66MHz的頻率轉(zhuǎn)換，但經(jīng)由前沿信號與后沿信號的利用以及延伸信號EXT的控制，而不會產(chǎn)生傳統(tǒng)的誤動作。其中，延伸備妥前沿信號DRDYHX的輸出為備妥前沿信號HRDYH；延伸備妥后沿信號DRDYTX的輸出為備妥后沿信號HRDYT。
在本實施例中，信號轉(zhuǎn)換裝置雖用以作為100MHz至66MHz的頻率轉(zhuǎn)換，因此僅需考慮3個時相信號，然對于任何一個信號轉(zhuǎn)換裝置而言，只要主系統(tǒng)的時鐘信號頻率小于DRAM的時鐘信號頻率、大于DRAM的時鐘信號頻率1/2以上，且彼此間成一簡單的整數(shù)比時，皆可利用本發(fā)明的裝置與方法來達成。當DRAM的時鐘信號頻率與主系統(tǒng)的時鐘信號頻率比例如為m∶n時，所使用的時相信號即會有m個，其中，m與n的條件即為大于零的最小正整數(shù)，且m大于n即可。
在本發(fā)明較佳實施例中所揭露的技術(shù)特征，可應(yīng)用于任何具時鐘信號轉(zhuǎn)換的晶片組中，并非僅限于電腦系統(tǒng)的時鐘信號轉(zhuǎn)換。
因此，本發(fā)明的特征之一是用以在晶片組中，有效將存儲器接口的回應(yīng)信號轉(zhuǎn)換輸出至主系統(tǒng)接口的信號轉(zhuǎn)換裝置。
本發(fā)明的特征之二是對相連的回應(yīng)信號后沿，在信號轉(zhuǎn)換過程中會有傳統(tǒng)誤動作的情形，利用延伸信號處理，使得信號得以有效轉(zhuǎn)換。
綜上所述，雖然本發(fā)明已以一較佳實施例揭露如上，然其并非用以限定本發(fā)明，任何熟習(xí)此技藝者，在不脫離本發(fā)明的精神和范圍內(nèi)，當可作各種的更動與潤飾，因此本發(fā)明的保護范圍當視本發(fā)明權(quán)利要求范圍所界定者為準。
權(quán)利要求
1．一種信號轉(zhuǎn)換裝置，用以在一晶片組中，將參考一第一時鐘的一輸入信號轉(zhuǎn)換為參考一第二時鐘的一輸出信號，該第一時鐘具有一第一時鐘周期，該第二時鐘具有一第二時鐘周期，其中該第一時鐘的m個周期與該第二時鐘的n個周期相等，且m與n為最小正整數(shù)，2n＞m＞n，其特征是該信號轉(zhuǎn)換裝置包括一第一觸發(fā)器，用以接收該第一時鐘與該輸入信號的一第一備妥前沿信號，然后輸出較該第一備妥前沿信號延遲該第一時鐘周期的一延遲備妥前沿信號；一第二觸發(fā)器，用以接收該第一時鐘與該輸入信號的一第一備妥后沿信號，然后輸出較該第一備妥后沿信號延遲該第一時鐘周期的一延遲備妥后沿信號；一邏輯門，用以接收該延遲備妥后沿信號與一時相信號的輸入，然后產(chǎn)生一延伸信號的輸出，當該延遲備妥后沿信號與時相信號均為有效信號時，該延伸信號亦為有效信號；一第一多路復(fù)用器，用以接收該第一備妥后沿信號、延遲備妥后沿信號與延伸信號，在該延伸信號的控制下，產(chǎn)生一延伸備妥后沿信號的輸出；一第二多路復(fù)用器，用以接收該第一備妥前沿信號、延遲備妥前沿信號與延伸信號，在該延伸信號的控制下，產(chǎn)生一延伸備妥前沿信號的輸出；以及一信號轉(zhuǎn)換器，用以接收該延伸備妥后沿信號、延伸備妥前沿信號、第一時鐘與第二時鐘，然后輸出該輸出信號的一第二備妥前沿信號與一第二備妥后沿信號；其中，該第一時鐘與該第二時鐘為虛擬同步，該時相信號的周期為該第一時鐘周期的m倍，且該時相信號出現(xiàn)有效信號的時間為該第一時鐘周期的時間。
2．如權(quán)利要求1所述的信號轉(zhuǎn)換裝置，其特征是該第一時鐘為一DRAM的時鐘信號。
3．如權(quán)利要求2所述的信號轉(zhuǎn)換裝置，其特征是該第二時鐘為一主系統(tǒng)的時鐘信號。
4．如權(quán)利要求3所述的信號轉(zhuǎn)換裝置，其特征是該輸入信號為一回應(yīng)信號。
5．如權(quán)利要求1所述的信號轉(zhuǎn)換裝置，其特征是該第一觸發(fā)器為一D型觸發(fā)器。
6．如權(quán)利要求1所述的信號轉(zhuǎn)換裝置，其特征是該第二觸發(fā)器為一D型觸發(fā)器。
7．如權(quán)利要求1所述的信號轉(zhuǎn)換裝置，其特征是該延伸備妥后沿信號與延伸備妥前沿信號為同步延伸。
8．如權(quán)利要求1所述的信號轉(zhuǎn)換裝置，其特征是該第一備妥前沿信號產(chǎn)生于該輸入信號的有效信號前沿。
9．如權(quán)利要求1所述的信號轉(zhuǎn)換裝置，其特征是該第一備妥后沿信號產(chǎn)生于該輸入信號的有效信號后沿。
10．如權(quán)利要求1所述的信號轉(zhuǎn)換裝置，其特征是該第一備妥前沿信號的有效信號所包括的第一時鐘周期數(shù)、第一備妥后沿信號所包括的第一時鐘周期數(shù)、第二備妥前沿信號所包括的第二時鐘周期數(shù)與第二備妥后沿信號所包括的第二時鐘周期數(shù)皆相等。
11．如權(quán)利要求1所述的信號轉(zhuǎn)換裝置，其特征是該第一備妥前沿信號的有效信號皆兩兩相隔。
12．如權(quán)利要求1所述的信號轉(zhuǎn)換裝置，其特征是該第一時鐘的頻率為100MHz，第二時鐘的頻率為66MHz。
13．如權(quán)利要求12所述的信號轉(zhuǎn)換裝置，其特征是m=3,n=2。
14．如權(quán)利要求12所述的信號轉(zhuǎn)換裝置，其特征是該邏輯門為一“與”門。
15．如權(quán)利要求1所述的信號轉(zhuǎn)換裝置，其特征是該晶片組是一電腦主機板的晶片組。
16．一種信號轉(zhuǎn)換裝置，用于一主機板的晶片組中，其特征是該信號轉(zhuǎn)換裝置包括一第一時鐘，具有一第一時鐘周期；一第二時鐘，具有一第二時鐘周期，其中，m個該第一時鐘周期與n個該第二時鐘周期相等，且m與n為最小正整數(shù)，2n＞m＞n；一輸入信號，參考時鐘為該第一時鐘，該輸入信號包括一第一備妥前沿信號與一第一備妥后沿信號；一輸出信號，參考時鐘為該第二時鐘，該輸出信號包括一第二備妥前沿信號與一第二備妥后沿信號；一延遲備妥前沿信號，為該第一備妥前沿信號延遲該第一時鐘周期；一延遲備妥后沿信號，為該第一備妥后沿信號延遲該第一時鐘周期；m個時相信號，是在該第一時鐘周期的m個周期內(nèi)交替出現(xiàn)有效信號，且各該些時相信號出現(xiàn)有效信號的時間為該第一時鐘周期的時間；一延伸信號，當該延遲備妥后沿信號與該些時相信號的一第一時相信號皆出現(xiàn)有效信號時，該延伸信號亦為有效信號；一延伸備妥后沿信號，是該第一備妥后沿信號的部分有效信號延遲該第一時鐘周期，當該延伸信號與第一備妥后沿信號皆出現(xiàn)有效信號時，該第一備妥后沿信號即延遲該第一時鐘周期；一延伸備妥前沿信號，是該第一備妥前沿信號的部分信號延遲該第一時鐘周期，當該第一備妥后沿信號延遲該第一時鐘周期時，該第一備妥前沿信號即延遲該第一時鐘周期；以及一信號轉(zhuǎn)換器，接收該第一時鐘、第二時鐘、延伸備妥前沿信號、延伸備妥后沿信號與該些時相信號的輸入，然后利用該第一時鐘與第二時鐘間的虛擬同步信號轉(zhuǎn)換，產(chǎn)生該輸出信號。
17．如權(quán)利要求16所述的信號轉(zhuǎn)換裝置，其特征是該第一時鐘為一DRAM的時鐘信號。
18．如權(quán)利要求17所述的信號轉(zhuǎn)換裝置，其特征是該第二時鐘為一主系統(tǒng)的時鐘信號。
19．如權(quán)利要求18所述的信號轉(zhuǎn)換裝置，其特征是該輸入信號為一回應(yīng)信號。
20．如權(quán)利要求16所述的信號轉(zhuǎn)換裝置，其特征是該第一備妥前沿信號產(chǎn)生于該輸入信號的有效信號前沿。
21．如權(quán)利要求16所述的信號轉(zhuǎn)換裝置，其特征是該第一備妥后沿信號產(chǎn)生于該輸入信號的有效信號后沿。
22．如權(quán)利要求16所述的信號轉(zhuǎn)換裝置，其特征是該第一備妥前沿信號的有效信號所包括的第一時鐘周期數(shù)、第一備妥后沿信號所包括的第一時鐘周期數(shù)、第二備妥前沿信號所包括的第二時鐘周期數(shù)與第二備妥后沿信號所包括的第二時鐘周期數(shù)皆相等。
23．如權(quán)利要求16所述的信號轉(zhuǎn)換裝置，其特征是該第一備妥前沿信號的有效信號皆兩兩相隔。
24．如權(quán)利要求16所述的信號轉(zhuǎn)換裝置，其特征是該第一備妥時脈的頻率為100MHz，第二時鐘的頻率為66MHz。
25．如權(quán)利要求24所述的信號轉(zhuǎn)換裝置，其特征是m=3,n=2。
26．一種信號轉(zhuǎn)換方法，用于一晶片組中，其特征是該信號轉(zhuǎn)換方法包括下列步驟提供一第一時鐘，具有一第一時鐘周期；提供一第二時鐘，具有一第二時鐘周期，其中，m個該第一時鐘周期與n個該第二時鐘周期相等，且m與n為最小正整數(shù)，2n＞m＞n；提供一輸入信號，參考時鐘為該第一時鐘，該輸入信號包括一第一備妥前沿信號與一第一備妥后沿信號；將該第一備妥前沿信號延遲該第一時鐘周期，產(chǎn)生一延遲備妥前沿信號；將該第一備妥后沿信號延遲該第一時鐘周期，產(chǎn)生一延遲備妥后沿信號；產(chǎn)生m個時相信號，各該些時相信號是在該第一時鐘周期的m個周期內(nèi)交替出現(xiàn)有效信號，且各該些時相信號出現(xiàn)有效信號的時間為該第一時鐘周期的時間；產(chǎn)生一延伸信號，當該延遲備妥后沿信號與該些時相信號的一第一時相信號皆出現(xiàn)有效信號時，該延伸信號亦為有效信號；產(chǎn)生一延伸備妥后沿信號，該延伸備妥后沿信號是該第一備妥后沿信號的部分有效信號延遲該第一時鐘周期，當該延伸信號與第一備妥后沿信號皆出現(xiàn)有效信號時，該第一備妥后沿信號即延遲該第一時鐘周期；產(chǎn)生一延伸備妥前沿信號，該延伸備妥前沿信號是該第一備妥前沿信號的部分信號延遲該第一時鐘周期，當該第一備妥后沿信號延遲該第一時鐘周期時，該第一備妥前沿信號即延遲該第一時鐘周期；以及利用一信號轉(zhuǎn)換器，接收該第一時鐘、第二時鐘、延伸備妥前沿信號、延伸備妥后沿信號與該些時相信號的輸入，然后利用該第一時鐘與第二時鐘間的虛擬同步信號轉(zhuǎn)換，產(chǎn)生一輸出信號。
27．如權(quán)利要求26所述的信號轉(zhuǎn)換方法，其特征是該輸出信號包括一第二備妥前沿信號與一第二備妥后沿信號。
28．如權(quán)利要求26所述的信號轉(zhuǎn)換方法，其特征是該第一時鐘與該第二時鐘為虛擬同步。
29．如權(quán)利要求26所述的信號轉(zhuǎn)換方法，其特征是該第一時鐘為一DRAM的時鐘信號。
30．如權(quán)利要求29所述的信號轉(zhuǎn)換方法，其特征是該第二時鐘為一主系統(tǒng)的時鐘信號。
31．如權(quán)利要求30所述的信號轉(zhuǎn)換方法，其特征是該輸入信號為一回應(yīng)信號。
32．如權(quán)利要求26所述的信號轉(zhuǎn)換方法，其特征是該第一備妥前沿信號產(chǎn)生于該輸入信號的有效信號前沿。
33．如權(quán)利要求26所述的信號轉(zhuǎn)換方法，其特征是該第一備妥后沿信號產(chǎn)生于該輸入信號的有效信號后沿。
34．如權(quán)利要求26所述的信號轉(zhuǎn)換方法，其特征是該第一備妥前沿信號的有效信號所包括的第一時鐘周期數(shù)、第一備妥后沿信號所包括的第一時鐘周期數(shù)、第二備妥前沿信號所包括的第二時鐘周期數(shù)與第二備妥后沿信號所包括的第二時鐘周期數(shù)皆相等。
35．如權(quán)利要求26所述的信號轉(zhuǎn)換方法，其特征是該第一時鐘的頻率為100MHz，第二時鐘的頻率為66MHz。
36．如權(quán)利要求35所述的信號轉(zhuǎn)換方法，其特征是m=3,n=2。
37．如權(quán)利要求26所述的信號轉(zhuǎn)換方法，其特征是該第一備妥前沿信號的有效信號皆兩兩相隔。
38．如權(quán)利要求26所述的信號轉(zhuǎn)換方法，其特征是該晶片組是一電腦主機板的晶片組。
全文摘要
一種將存儲器接口至主系統(tǒng)接口的信號轉(zhuǎn)換電路及其信號轉(zhuǎn)換的方法,用以完全地將由快至慢的回應(yīng)信號完成轉(zhuǎn)換,解決非同步轉(zhuǎn)換所造成的慢效率與不便,并使信號轉(zhuǎn)換電路在虛擬同步時,不致將信號流失,利用輸入信號的前沿與后沿,來轉(zhuǎn)換輸出,并以延伸信號來判別信號轉(zhuǎn)換過程所可能產(chǎn)生的誤動作而作一延遲,讓主系統(tǒng)接口所產(chǎn)生的請求信號頻率大于存儲器接口所產(chǎn)生的回應(yīng)信號頻率1/2以上的電腦系統(tǒng),例如是100/133或是66/100的系統(tǒng)得以快速地正常動作。
文檔編號G06F1/08GK1303032SQ0010090
公開日2001年7月11日 申請日期2000年1月5日 優(yōu)先權(quán)日2000年1月5日
發(fā)明者璩又明 申請人:威盛電子股份有限公司