專利名稱：時(shí)鐘控制電路和時(shí)鐘控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時(shí)鐘控制技術(shù)，特別是具有倍增用轉(zhuǎn)換器的時(shí)鐘控制電路和方法。
近來(lái)，隨著在1個(gè)芯片中可以集成的電路規(guī)模的增大以及工作頻率的提高，在包含接收時(shí)鐘的供給而動(dòng)作的同步電路的半導(dǎo)體集成電路中，設(shè)置了用于控制芯片外部和芯片內(nèi)部的時(shí)鐘的相位和頻率的時(shí)鐘控制電路。
作為這種時(shí)鐘控制電路，以往是使用PLL(Phase Locked Loop相位同步環(huán)路)或DLL(Delay Locked Loop延遲同步環(huán)路)。另外，在將系統(tǒng)LSI(也稱為「硅內(nèi)系統(tǒng)」)等系統(tǒng)規(guī)模的電路集成到1個(gè)芯片上的半導(dǎo)體集成電路中，對(duì)于例如芯片內(nèi)的各宏塊都需要設(shè)置相位和頻率控制用的時(shí)鐘控制電路。
這樣，作為現(xiàn)有的時(shí)鐘控制電路，除了使用PLL(相位同步環(huán)路)或DLL(延遲同步環(huán)路)外，眾所周知，還可以使用將PLL、DLL和轉(zhuǎn)換器(內(nèi)分電路)組合而成的電路。
圖25是表示由在文獻(xiàn)1(ISSCC 1993 p.p 160-161 MarkHorowitz et al.,“PLL Designfor 500MB/S Interface”)中記載的PLL與轉(zhuǎn)換器的組合而成的時(shí)鐘控制電路的結(jié)構(gòu)的圖。參照?qǐng)D25，在PLL電路50中，輸出分別與輸入時(shí)鐘相位同步的多相時(shí)鐘信號(hào)P0～Pn，多相時(shí)鐘信號(hào)P0～Pn輸入開關(guān)(選擇器)20A，由開關(guān)20A選擇的相鄰的2個(gè)信號(hào)(偶相位和奇相位)輸入轉(zhuǎn)換器30A，在轉(zhuǎn)換器30A中，輸出將2個(gè)輸入信號(hào)的相位差內(nèi)分的輸出信號(hào)。選擇輸入轉(zhuǎn)換器30A的信號(hào)對(duì)的開關(guān)20A由偶相位選擇器、向相位選擇器供給選擇控制信號(hào)的移位寄存器、奇相位選擇器和向相位選擇器供給選擇控制信號(hào)的移位寄存器構(gòu)成。
在上述文獻(xiàn)1記載的結(jié)構(gòu)中，轉(zhuǎn)換器30A由接收2個(gè)輸入的差動(dòng)電路組成的模擬結(jié)構(gòu)構(gòu)成，控制電路40A具有監(jiān)視哪個(gè)輸入的相位快，從而向升降計(jì)數(shù)器(圖中未示出)輸出計(jì)數(shù)信號(hào)的FSM(有限狀態(tài)機(jī)器)電路和將升降計(jì)數(shù)器的輸出變換為模擬信號(hào)的DA變換器(圖中未示出)，從DA變換器向轉(zhuǎn)換器30A供給與偶數(shù)/計(jì)數(shù)相位相應(yīng)的電流。PLL電路50由相位比較電路、環(huán)形濾波器、作為控制電壓輸入環(huán)形濾波器的電壓的電壓控制振蕩器和將電壓控制振蕩器的輸出分頻并反饋輸入相位比較電路的分頻器構(gòu)成。
圖26是是表示由在文獻(xiàn)2(ISSCC 1997 p.p 332-333S.Sidiropoulos and Mark Horowitz et al.,“A semi-digital delay locked loopwith unlimited phase shift capability and 0.08-400MHz operating range”)中記載的DLL(延遲同步環(huán)路)與轉(zhuǎn)換器的組合而構(gòu)成的時(shí)鐘控制電路的結(jié)構(gòu)的一例的圖。參照?qǐng)D26，在DLL電路60中，輸出與輸入時(shí)鐘同步的多相時(shí)鐘信號(hào)P0～Pn，多相時(shí)鐘信號(hào)P0～Pn輸入開關(guān)20B，相鄰的2個(gè)信號(hào)輸入轉(zhuǎn)換器30B，從輸出OUT輸出將相位內(nèi)分的信號(hào)。控制電路40B根據(jù)輸出OUT與基準(zhǔn)時(shí)鐘的相位差檢測(cè)結(jié)果控制轉(zhuǎn)換器30B的內(nèi)分比，同時(shí)控制開關(guān)20B的切換。該轉(zhuǎn)換器30B也由模擬電路構(gòu)成。
圖27是表示在文獻(xiàn)3(ISSCC 1997 p.p 238-239 Alan Fiedler,“A 1.0625Gb/S Tranceiver with 2x-Oversampling and Transmit Signal Pre-Emphasis”)中記載的結(jié)構(gòu)的圖。具有以時(shí)鐘為輸入的多相時(shí)鐘相位調(diào)整用的電壓控制振蕩器(VCO)和控制電路40C，從VCO70的輸出端輸出多相時(shí)鐘Q0～Qn。
但是，上述現(xiàn)有的時(shí)鐘控制電路存在以下所述的問(wèn)題。
在圖25等所示的使用PLL電路的結(jié)構(gòu)中，相位調(diào)整需要很長(zhǎng)時(shí)間，同時(shí)存在反饋系統(tǒng)的環(huán)路引起的偏差，由于該偏差的影響而脫離鎖相時(shí)，相位將發(fā)生大的偏離。另外，在圖25和圖27等所示的結(jié)構(gòu)中，由于VCO的中心頻率變化等，將發(fā)生相位誤差等。
并且，在圖26等所示的使用DLL電路的結(jié)構(gòu)中，除了在多相時(shí)鐘的最終相位的信號(hào)中存在相位發(fā)生大的偏離的情況外，也存在環(huán)路偏差的問(wèn)題。
如圖13(b)所示，在DLL等中，輸入時(shí)鐘的抖動(dòng)(由于偏差dt的影響，時(shí)鐘的周期成為T-dt)出現(xiàn)在輸出時(shí)鐘(在圖13中，為4倍增時(shí)鐘)的最后的時(shí)鐘中，因此，偏差的影響很大。
因此，本發(fā)明就是鑒于上述問(wèn)題而提案的，目的旨在提供可以消除使用PLL電路時(shí)發(fā)生的中心頻率變化和反饋環(huán)路引起的偏差等從而極大地降低相位誤差的時(shí)鐘控制電路和方法以及半導(dǎo)體集成電路裝置。
本發(fā)明的另一目的在于提供可以即時(shí)生成多相時(shí)鐘的時(shí)鐘控制電路和縫。除此以外的本發(fā)明的目的、特征和優(yōu)點(diǎn)等，業(yè)內(nèi)人士根據(jù)以下所述的實(shí)施例等立刻便可明白。
為了達(dá)到上述目的，本發(fā)明具有包含多個(gè)輸出將2個(gè)信號(hào)間的相位差內(nèi)分的信號(hào)的電路輸入時(shí)鐘并輸出將該輸入時(shí)鐘倍增而成的相位不同的多個(gè)時(shí)鐘的倍增用轉(zhuǎn)換器、將上述倍增用轉(zhuǎn)換器的多個(gè)時(shí)鐘輸出作為輸入并切換輸出2個(gè)時(shí)鐘的開關(guān)、將上述開關(guān)的2個(gè)輸出作為輸入并輸出將它們的相位差內(nèi)分的信號(hào)的相位調(diào)整用轉(zhuǎn)換器和可變地控制上述開關(guān)的切換和上述相位調(diào)整用轉(zhuǎn)換器的內(nèi)分比的控制電路。
本發(fā)明具有包含多個(gè)輸出將2個(gè)信號(hào)間的相位差內(nèi)分的信號(hào)的電路的生成并將輸入數(shù)倍增而成的多相時(shí)鐘的倍增用轉(zhuǎn)換器、將從上述倍增用轉(zhuǎn)換器輸出的多相時(shí)鐘作為輸入并輸出其中的2個(gè)時(shí)鐘的開關(guān)、將上述開關(guān)的2個(gè)輸出作為輸入并輸出將2個(gè)輸出的相位內(nèi)分的信號(hào)的相位調(diào)整用轉(zhuǎn)換器和可變地控制上述開關(guān)的切換和上述相位調(diào)整用轉(zhuǎn)換器的內(nèi)分比的控制電路。
本發(fā)明的時(shí)鐘控制方法通過(guò)由倍增由轉(zhuǎn)換器生成將輸入時(shí)鐘倍增而成的多相時(shí)鐘，降低每個(gè)倍增時(shí)鐘的偏差，由開關(guān)選擇從上述倍增用轉(zhuǎn)換器輸出的多相時(shí)鐘中的2個(gè)時(shí)鐘，供給相位調(diào)整用轉(zhuǎn)換器，根據(jù)指定的基準(zhǔn)時(shí)鐘與上述相位調(diào)整用轉(zhuǎn)換器的輸出時(shí)鐘的相位比較結(jié)果可變地控制上述相位調(diào)整用轉(zhuǎn)換器的內(nèi)分比。
下面簡(jiǎn)要說(shuō)明附圖及符號(hào)。
圖1是表示本發(fā)明的一個(gè)實(shí)施例的結(jié)構(gòu)的圖。
圖2是表示本發(fā)明其他實(shí)施例的結(jié)構(gòu)的圖。
圖3是表示本發(fā)明其他實(shí)施例的結(jié)構(gòu)的圖。
圖4是表示本發(fā)明的一個(gè)實(shí)施例的倍增用轉(zhuǎn)換器的結(jié)構(gòu)的圖。
圖5是表示本發(fā)明的一個(gè)實(shí)施例的倍增用轉(zhuǎn)換器的結(jié)構(gòu)的圖。
圖6是表示本發(fā)明的一個(gè)實(shí)施例的4相時(shí)鐘倍增電路的結(jié)構(gòu)的圖。
圖7是表示圖6所示的本發(fā)明的一個(gè)實(shí)施例的4相時(shí)鐘倍增電路的時(shí)間波形的圖。
圖8是表示圖6所示的本發(fā)明的一個(gè)實(shí)施例的4相時(shí)鐘倍增電路的時(shí)間差分割電路的結(jié)構(gòu)的圖。
圖9是表示圖8所示的時(shí)間差分割電路的時(shí)間波形的圖。
圖10是表示圖6所示的本發(fā)明的一個(gè)實(shí)施例的4相時(shí)鐘倍增電路的時(shí)間差分割電路的其他結(jié)構(gòu)例的圖。
圖11是表示本發(fā)明的一個(gè)實(shí)施例的相位調(diào)整用轉(zhuǎn)換器的結(jié)構(gòu)的一例的圖。
圖12是表示本發(fā)明的一個(gè)實(shí)施例的相位調(diào)整用轉(zhuǎn)換器的結(jié)構(gòu)的一例的圖。
圖13是用于說(shuō)明本發(fā)明實(shí)施例的效果的圖，是模式地表示使用倍增用轉(zhuǎn)換器的情況與現(xiàn)有技術(shù)的結(jié)構(gòu)的偏差的出現(xiàn)方式的圖。
圖14是表示本發(fā)明的一個(gè)實(shí)施例的轉(zhuǎn)換器的輸出時(shí)間波形的模擬結(jié)果的一例的圖。
圖15是表示本發(fā)明實(shí)施例3的結(jié)構(gòu)的圖。
圖16是表示本發(fā)明實(shí)施例3的開關(guān)和轉(zhuǎn)換器的結(jié)構(gòu)的圖。
圖17是表示本發(fā)明的一個(gè)實(shí)施例的16節(jié)距轉(zhuǎn)換器的設(shè)計(jì)的一例的圖。
圖18是表示本發(fā)明實(shí)施例4的結(jié)構(gòu)的圖。
圖19是表示本發(fā)明實(shí)施例5的結(jié)構(gòu)的圖。
圖20是表示本發(fā)明實(shí)施例6的結(jié)構(gòu)的圖。
圖21是表示本發(fā)明實(shí)施例6的時(shí)間動(dòng)作的圖。
圖22是用于說(shuō)明本發(fā)明實(shí)施例7的圖。
圖23是用于說(shuō)明本發(fā)明實(shí)施例8的圖。
圖24是表示本發(fā)明實(shí)施例8的結(jié)構(gòu)的圖。
圖25是表示現(xiàn)有的時(shí)鐘控制電路的結(jié)構(gòu)的一例的圖。
圖26是表示現(xiàn)有的時(shí)鐘控制電路的結(jié)構(gòu)的另一例的圖。
圖27是表示現(xiàn)有的時(shí)鐘控制電路的結(jié)構(gòu)的又一例的圖。
其中，1-時(shí)鐘；2-分頻器；3-多相時(shí)鐘；4a-時(shí)間差分割電路；4b-多重化電路；4c-脈沖寬度修正電路；5-多相時(shí)鐘倍增電路；7-控制信號(hào)；10-倍增用轉(zhuǎn)換器；14-NOR電路；15、16-反相器；17、18-NAND電路；20、20′、20A、20B-開關(guān)；30-轉(zhuǎn)換器；40、40′、40A、40B-控制電路；50-PLL(相位同步環(huán)路)；60-DLL(延遲同步環(huán)路)；70-VCO(電壓控制震蕩器)；80-相位比較電路(PD)；110-多相倍增電路；120、121、122、123-開關(guān)；130、131、132、133-轉(zhuǎn)換器；140、141、142、143-多重化電路；150、151-相位比較電路；160、161-數(shù)字濾波器；170、171-計(jì)數(shù)器；180-加法電路；190、191、192、193-譯碼器；200-CTS虛擬電路；201-CTS(時(shí)鐘樹形合成時(shí)鐘傳輸路徑)；210-平均化電路；211～213-轉(zhuǎn)換器；300-芯片；301、302-宏(宏塊)。
實(shí)施方式下面，說(shuō)明本發(fā)明的實(shí)施方式。本發(fā)明的時(shí)鐘控制電路在其極佳的一個(gè)實(shí)施例中，如圖1所示，具有包含多個(gè)輸出將2個(gè)信號(hào)間的相位差內(nèi)分的信號(hào)的電路的生成并輸出將輸入數(shù)(1)倍增而成的多相時(shí)鐘(P0～Pn)的倍增用轉(zhuǎn)換器(10)、將從倍增用轉(zhuǎn)換器(10)輸出的多相時(shí)鐘(P0～Pn)作為輸入并輸出這些時(shí)鐘的相鄰的2個(gè)的開關(guān)(20)、將開關(guān)(20)的2個(gè)輸出作為輸入并從輸出端子(OUT)輸出將這2個(gè)輸入的相位差內(nèi)分的信號(hào)的相位調(diào)整用的轉(zhuǎn)換器(30；也稱為「微調(diào)用轉(zhuǎn)換器」)和可變地控制開關(guān)(20)的切換和轉(zhuǎn)換器(30)的內(nèi)分比的控制電路(40)。
本發(fā)明的時(shí)鐘控制電路，作為別的實(shí)施方式，也可以采用根據(jù)從倍增用轉(zhuǎn)換器輸出的多相時(shí)鐘(P0～Pn)使用多個(gè)轉(zhuǎn)換器輸出多相時(shí)鐘的結(jié)構(gòu)。更詳細(xì)而言，如圖2所示，就是具有輸出將輸入數(shù)(1)倍增而成的多相時(shí)鐘(P0～Pn)的倍增用轉(zhuǎn)換器(10)、將倍增用轉(zhuǎn)換器(10)的多相時(shí)鐘輸出作為輸入并輸出2個(gè)時(shí)鐘的組合的開關(guān)(20′)、分別將開關(guān)(20′)的多個(gè)輸出中的2個(gè)輸出作為輸入并輸出將這2個(gè)輸出的相位差內(nèi)分的輸出信號(hào)(Q0～Qn)的微調(diào)用(相位調(diào)整用)的轉(zhuǎn)換器(300～30n)和可變地控制開關(guān)(20′)的切換和相位調(diào)整用的轉(zhuǎn)換器(300～30n)的內(nèi)分比的控制電路(40′)。
在本發(fā)明的一個(gè)實(shí)施方式中，如圖4所示，倍增用轉(zhuǎn)換器具有將輸入時(shí)鐘進(jìn)行分頻從而生成多相時(shí)鐘的分頻器2、將分頻器2的時(shí)鐘輸出作為輸入生成倍增所述時(shí)鐘的多相時(shí)鐘倍增電路5和檢測(cè)輸入時(shí)鐘的周期的周期檢測(cè)電路6。所述多相時(shí)鐘倍增電路具有輸出將2個(gè)輸入的時(shí)間差進(jìn)行內(nèi)分(分割)的信號(hào)的多個(gè)時(shí)間差分割電路4a和將2個(gè)時(shí)間差分割電路的輸出疊加的多個(gè)多重化電路4b，所述多個(gè)時(shí)間差分割電路具有將同一相的時(shí)鐘作為輸入的時(shí)間差分割電路和以相鄰相的2個(gè)時(shí)鐘作為輸入的時(shí)間差分割電路。
在本發(fā)明的一個(gè)實(shí)施方式中，如圖6所示，倍增用轉(zhuǎn)換器具有輸入n相的時(shí)鐘(第1～第n時(shí)鐘)并輸出分割這2個(gè)輸入的時(shí)間差的信號(hào)的2n個(gè)時(shí)間差分割電路，具有第2I-1個(gè)(其中，1≤I≤n)時(shí)間差分割電路(4a1、4a3、4a5、4a7)作為上述2個(gè)輸入而將第I個(gè)同一時(shí)鐘作為輸入、第2I個(gè)(其中，1≤I≤n)時(shí)間差分割電路(4a2、4a4、4a6、4a8)將第I個(gè)時(shí)鐘和第(I+1 mod n)個(gè)(其中，I+1 mod n是用n除I+1的余數(shù)(mod n是以n為除數(shù)的余項(xiàng)運(yùn)算))時(shí)鐘作為輸入，并將第J個(gè)(其中，1≤J≤2n)時(shí)間差分割電路的輸出和第(J+2 mod n)個(gè)(其中，J+2 mod n是用n除J+2的余數(shù))的時(shí)間差分割電路的輸出作為輸入的2n個(gè)脈沖寬度修正電路(4c1～4c8)和將第K個(gè)(其中，1≤K≤n)脈沖修正電路的輸出和第(K+n)個(gè)脈沖寬度修正電路的輸出作為輸入的n個(gè)多重化電路(4b1～4b4)。
在本發(fā)明的一個(gè)實(shí)施方式中，如圖8所示，時(shí)間差分割電路具有將第1、第2輸入信號(hào)作為輸入的否定邏輯和電路(14)和將上述否定邏輯和電路的輸出(內(nèi)部節(jié)點(diǎn))反相輸出的反相器(15)，在上述內(nèi)部節(jié)點(diǎn)與接地之間相互并聯(lián)連接了多條串聯(lián)連接的開關(guān)元件和電容，從周期檢測(cè)電路(6)輸出的周期控制信號(hào)(7)輸入到上述開關(guān)元件的控制端子，根據(jù)周期控制信號(hào)(7)的邏輯值決定附加到上述內(nèi)部節(jié)點(diǎn)上的電容。
在本發(fā)明的一個(gè)實(shí)施方式中，如圖10所示，時(shí)間差分割電路具有上述時(shí)間差分割電路將第1、第2輸入信號(hào)作為輸入的邏輯電路、連接在第1電源與內(nèi)部節(jié)點(diǎn)(N1)間的將上述邏輯電路的輸出信號(hào)作為輸入的由第1導(dǎo)電型的晶體管構(gòu)成的第1開關(guān)元件(MP01)、輸入端與上述內(nèi)部節(jié)點(diǎn)連接的并在上述內(nèi)部節(jié)點(diǎn)的電壓與閾值電壓的大小關(guān)系顛倒時(shí)就使輸出邏輯值反相的緩沖電路(INV03)、連接在內(nèi)部節(jié)點(diǎn)與第2電源之間的由第1恒流源驅(qū)動(dòng)并由第1輸入信號(hào)(IN1)控制通/斷的由第2導(dǎo)電型的晶體管構(gòu)成的第2開關(guān)元件(MN02)和設(shè)置在內(nèi)部節(jié)點(diǎn)與上述第2電源之間的由第2恒流源驅(qū)動(dòng)并由第2輸入信號(hào)(IN2)控制通/斷的由第2導(dǎo)電型的晶體管構(gòu)成的第3開關(guān)元件(MN01)，此外，多條串聯(lián)連接的開關(guān)元件和電容(開關(guān)元件MN11～MN15、電容CAP11～CAP15)相互并聯(lián)連接在上述內(nèi)部節(jié)點(diǎn)與上述第2電源之間，由供給上述開關(guān)元件的控制端子的周期控制信號(hào)決定附加到上述內(nèi)部節(jié)點(diǎn)上的電容。
在本發(fā)明的一個(gè)實(shí)施方式中，如圖11或圖12所示，在相位調(diào)整用轉(zhuǎn)換器(30)中，由將第1、第2輸入信號(hào)作為輸入的邏輯電路(OR01、NAND01)、連接在第1電源與內(nèi)部節(jié)點(diǎn)(N31)之間的將上述邏輯電路的輸出信號(hào)輸入控制端子的第1開關(guān)元件(MP01)、輸入端與上述內(nèi)部節(jié)點(diǎn)連接的并在上述內(nèi)部節(jié)點(diǎn)的電壓與閾值電壓的大小關(guān)系顛倒時(shí)，使輸出邏輯值反相的正相或反相型的緩沖電路(BUF、INV03)、連接在上述內(nèi)部節(jié)點(diǎn)與第2電源之間的由上述第1輸入信號(hào)控制通/斷并由恒流源驅(qū)動(dòng)的第2開關(guān)元件和由上述控制電路的控制信號(hào)可以通/斷的第3開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接多個(gè)(MN22和MN21、MN24和MN23、MN26和MN25)，連接在上述內(nèi)部節(jié)點(diǎn)與第2電源之間的由第2輸入信號(hào)控制通/斷并由恒流源驅(qū)動(dòng)的第4開關(guān)元件和由控制電路的控制信號(hào)控制通/斷的第5開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接多個(gè)(MN28和MN27、MN30和MN29、MN32和MN3)，從而多個(gè)由第6開關(guān)元件和電容(第6開關(guān)元件組MN11～MN15、電容組CAP11～CAP15)構(gòu)成的串聯(lián)電路并聯(lián)連接在上述內(nèi)部節(jié)點(diǎn)與第2電源之間，通過(guò)由供給第6開關(guān)元件的周期控制信號(hào)控制第6開關(guān)元件的通/斷，來(lái)決定附加到上述內(nèi)部節(jié)點(diǎn)上的電容值。
在相位調(diào)整用轉(zhuǎn)換器(30)中，上述第2開關(guān)元件、上述第3開關(guān)元件、上述第4開關(guān)元件和上述第5開關(guān)元件都由指定個(gè)數(shù)(N個(gè))構(gòu)成，由供給上述第3開關(guān)元件組的控制信號(hào)使K個(gè)(K為0～N的正整數(shù))上述第3開關(guān)元件導(dǎo)通，由供給上述第5開關(guān)元件的控制信號(hào)使N-K個(gè)上述第5開關(guān)元件導(dǎo)通，將上述第1輸入信號(hào)與上述第2輸入信號(hào)的時(shí)間差T以上述時(shí)間差的1/N為單位根據(jù)上述K輸出與內(nèi)分的相位對(duì)應(yīng)的信號(hào)，通過(guò)改變K的值來(lái)改變內(nèi)分比。
在本發(fā)明的一個(gè)實(shí)施方式中，開關(guān)(20)由旋轉(zhuǎn)開關(guān)構(gòu)成，將從上述倍增用轉(zhuǎn)換器輸出的n相的時(shí)鐘作為輸入，在根據(jù)上述控制電路的切換控制信號(hào)向上述轉(zhuǎn)換器的第1輸入供給第I個(gè)時(shí)鐘、向第2輸入供給相鄰的第I+1個(gè)時(shí)鐘時(shí)，根據(jù)輸出的相位落后或超前的情況切換信號(hào)時(shí)，就切換控制為將上述轉(zhuǎn)換器的第1輸入作為第I+2個(gè)、將第2輸入仍然作為第I+1個(gè)，或者仍然將第1輸入作為第I個(gè)而將第2輸入作為第I-1個(gè)(其中，I+1、I-1、I+2取1～n的值，由用n除的余數(shù)決定)。
圖13是將使用本發(fā)明的倍增用轉(zhuǎn)換器的情況與使用DLL等時(shí)的偏差的效果進(jìn)行比較的說(shuō)明圖。使用轉(zhuǎn)換器生成倍增時(shí)鐘時(shí)，如圖13(a)所示，輸入時(shí)鐘的偏差是以全體輸出倍增時(shí)鐘的平均值而出現(xiàn)的，例如，在由于輸入時(shí)鐘的偏差dt而時(shí)鐘周期變化為T-dt時(shí)，在例如4倍增輸出時(shí)鐘時(shí)，則各倍增時(shí)鐘周期出現(xiàn)平均的偏差-dt/4。即，使用轉(zhuǎn)換器時(shí)，每14倍增時(shí)鐘(T/4)的偏差為-dt/4，與此相反，在如現(xiàn)有技術(shù)那樣使用DLL時(shí)，如圖13(b)所示，倍增時(shí)鐘的最終相位中則出現(xiàn)dt的偏差。
這樣，按照本發(fā)明，通過(guò)使用倍增轉(zhuǎn)換器，通過(guò)偏差的平均化，大幅度地減小了每1倍增時(shí)鐘的偏差，特別是可以均勻地保持多相時(shí)鐘的相位差。
其次，如圖15～圖20所示，在全體實(shí)施例中，本發(fā)明具有根據(jù)輸入時(shí)鐘生成并輸出多相時(shí)鐘或生成并輸出倍增而成的多相時(shí)鐘的構(gòu)成多相時(shí)鐘生成電路的多相倍增電路(110)、將從多相倍增電路(110)輸出的多相時(shí)鐘作為輸入并選擇輸出將2個(gè)時(shí)鐘輸出配對(duì)的組合的多個(gè)開關(guān)(120、121)、分別將上述各開關(guān)輸出的時(shí)鐘輸出作為輸入并分別輸出將該時(shí)鐘輸出對(duì)的相位差內(nèi)分的信號(hào)的多個(gè)相位調(diào)整用的轉(zhuǎn)換器(130、131)和可變控制上述各開關(guān)的時(shí)鐘輸出的切換和上述各相位調(diào)整用轉(zhuǎn)換器的內(nèi)分比的控制電路(例如，圖15的計(jì)數(shù)器170、171或圖18的計(jì)數(shù)器170和譯碼器191、192)，從1個(gè)上述轉(zhuǎn)換器(130)輸出的時(shí)鐘的相位調(diào)整為與上述輸入時(shí)鐘之間成為指定的相位差(例如0度)，從全體上述轉(zhuǎn)換器(131)輸出的時(shí)鐘的相位調(diào)整為相對(duì)于輸入時(shí)鐘(1)具有指定的相位?；蛘?，如圖19所示，在本發(fā)明的實(shí)施例中，從全體轉(zhuǎn)換器(131)輸出的時(shí)鐘的相位調(diào)整為相對(duì)于輸入時(shí)鐘(1)具有指定的相位，而從別的轉(zhuǎn)換器(132)輸出的時(shí)鐘的相位調(diào)整為相對(duì)于從全體轉(zhuǎn)換器(131)輸出的時(shí)鐘具有指定的相位。
實(shí)施例下面，參照


應(yīng)具體說(shuō)明上述本發(fā)明的實(shí)施形式的本發(fā)明的實(shí)施例。本發(fā)明的基本結(jié)構(gòu)，是用倍增用的轉(zhuǎn)換器構(gòu)成在上述現(xiàn)有技術(shù)中說(shuō)明的時(shí)鐘控制電路中的PLL電路或DLL電路。
圖1是表示本發(fā)明的一個(gè)實(shí)施例的結(jié)構(gòu)的圖。如圖1所示，在本發(fā)明的一個(gè)實(shí)施例中，用旋轉(zhuǎn)開關(guān)20和微調(diào)用的轉(zhuǎn)換器30將由倍增用轉(zhuǎn)換器10生成的中心頻率不變的時(shí)鐘調(diào)整為任意的相位。
旋轉(zhuǎn)開關(guān)20和圖25所示的結(jié)構(gòu)相同，將多相時(shí)鐘P0～Pn中相互相鄰的奇相位信號(hào)和偶相位信號(hào)配對(duì)供給轉(zhuǎn)換器30，轉(zhuǎn)換器30根據(jù)從控制電路40輸出的控制信號(hào)輸出將2個(gè)輸入的相位差(時(shí)間差)內(nèi)分相位的信號(hào)。
控制電路40接收?qǐng)D中未示出的將基準(zhǔn)時(shí)鐘與轉(zhuǎn)換器30的輸出時(shí)鐘的相位進(jìn)行比較的相位比較電路的輸出信號(hào)，根據(jù)轉(zhuǎn)換器30的輸出相對(duì)于基準(zhǔn)時(shí)鐘的相位的超前/落后情況輸出用于應(yīng)補(bǔ)償相位的超前/落后而使轉(zhuǎn)換器30的時(shí)間差分割值(內(nèi)分比)可變的控制信號(hào)C。
控制電路40在檢測(cè)到轉(zhuǎn)換器30的內(nèi)分比的設(shè)定得到上限或下限的狀態(tài)下必須調(diào)整轉(zhuǎn)換器30的輸出時(shí)鐘相對(duì)于基準(zhǔn)時(shí)鐘的相位的超前/落后時(shí)，根據(jù)相位的超前或落后向旋轉(zhuǎn)開關(guān)20輸出控制信號(hào)S，旋轉(zhuǎn)開關(guān)20接收到選擇控制信號(hào)S后，就切換向轉(zhuǎn)換器30輸出的時(shí)鐘對(duì)的組合。
例如，根據(jù)轉(zhuǎn)換器30的輸出時(shí)鐘與基準(zhǔn)時(shí)鐘的相位差需要使轉(zhuǎn)換器30的輸出時(shí)鐘的相位進(jìn)一步超前時(shí)，接收到控制電路40的選擇控制信號(hào)S后，旋轉(zhuǎn)開關(guān)20就切換時(shí)鐘輸出，將例如現(xiàn)在選擇的相位信號(hào)之前(超前)的1個(gè)相位信號(hào)(這里，取P-1(=Pn)、P-2(=Pn-1)、…，設(shè)進(jìn)行mod n的運(yùn)算值)與原來(lái)的相位信號(hào)間的相位差(時(shí)間差)進(jìn)行內(nèi)分，供給轉(zhuǎn)換器30。另一方面，在需要使轉(zhuǎn)換器30的輸出的相位進(jìn)一步落后時(shí)，在接收到控制電路40的控制信號(hào)后，旋轉(zhuǎn)開關(guān)20就切換時(shí)鐘輸出，將比現(xiàn)在選擇的相位信號(hào)落后的1個(gè)相位信號(hào)(這里，取Pn+1(=P0)、Pn+2(=P1)、…，設(shè)進(jìn)行mod n的運(yùn)算)與原來(lái)的相位信號(hào)間的相位差(時(shí)間差)進(jìn)行內(nèi)分，供給轉(zhuǎn)換器30。
設(shè)從倍增用轉(zhuǎn)換器10輸出的多相時(shí)鐘P0～Pn的腳標(biāo)n為2m-1(多相時(shí)鐘的相數(shù)為2m)時(shí)，旋轉(zhuǎn)開關(guān)20具有根據(jù)控制電路40的控制信號(hào)選擇奇相位時(shí)鐘P0、P2、P4、…、P2m-2中的1個(gè)的第1選擇器和根據(jù)控制電路40的控制信號(hào)選擇偶相位時(shí)鐘P1、P3、P5、…、P2m-1中的1個(gè)的第2選擇器(參見后面所述的圖3)，控制電路40進(jìn)行時(shí)鐘輸出的切換控制，以使作為供給將相位差進(jìn)行內(nèi)分的轉(zhuǎn)換器30的奇相位、偶相位的時(shí)鐘輸出對(duì)的組合成為(P0、P1)、(P2、P1)、(P2、P3)、…等相位相互相鄰的時(shí)鐘對(duì)?？刂齐娐?0可以任意的電路結(jié)構(gòu)實(shí)現(xiàn)，只要能實(shí)現(xiàn)這樣的功能就行。
作為一例，具有將比較轉(zhuǎn)換器30的輸出與基準(zhǔn)時(shí)鐘的相位的圖中未示出的相位比較電路的UP/DOWN信號(hào)作為輸入的計(jì)數(shù)器，計(jì)數(shù)器的指定的低位位的輸出作為控制轉(zhuǎn)換器30的內(nèi)分比的控制信號(hào)C而輸出，在設(shè)定為超過(guò)轉(zhuǎn)換器30的內(nèi)分比的上限或小于下限時(shí)，計(jì)數(shù)器的指定的高位位的輸出就作為控制信號(hào)向旋轉(zhuǎn)開關(guān)20的選擇器輸出，或者從將計(jì)數(shù)器的輸出譯碼的譯碼器向旋轉(zhuǎn)開關(guān)的選擇器率控制信號(hào)，旋轉(zhuǎn)開關(guān)20就切換所選擇輸出的時(shí)鐘。
下面，說(shuō)明本發(fā)明的倍增用轉(zhuǎn)換器的詳細(xì)結(jié)構(gòu)。圖4是表示本發(fā)明的一個(gè)實(shí)施例的倍增用轉(zhuǎn)換器10的基本結(jié)構(gòu)的一例的圖。
如圖4所示，倍增用轉(zhuǎn)換器10具有將時(shí)鐘1作為輸入并進(jìn)行分頻從而生成多相時(shí)鐘3的分頻器2、將分頻器2的輸出3作為輸入的多相時(shí)鐘倍增電路5和固定級(jí)數(shù)的環(huán)形振蕩器和計(jì)數(shù)器乖的計(jì)數(shù)時(shí)鐘1的1周期中的環(huán)形振蕩器的振蕩次數(shù)從而檢測(cè)時(shí)鐘1的周期的周期檢測(cè)電路6。多相時(shí)鐘倍增電路5具有輸出將2個(gè)輸入的時(shí)間差(相位差)進(jìn)行內(nèi)分(分割)的信號(hào)的多個(gè)時(shí)間差分割電路4a和將2個(gè)時(shí)間差分割電路的輸出疊加的多個(gè)多重化電路4b，從多個(gè)多重化電路4b輸出多相時(shí)鐘P0～Pn。
多個(gè)時(shí)間差分割電路4a具有輸入同一相的時(shí)鐘的時(shí)間差分割電路和輸入相鄰的2個(gè)時(shí)鐘的時(shí)間差分割電路。周期檢測(cè)電路6輸出控制信號(hào)7，調(diào)整多相時(shí)鐘倍增電路5內(nèi)的時(shí)間差分割電路4a的負(fù)載電容，控制時(shí)鐘周期。
圖5作為本發(fā)明的一個(gè)實(shí)施例，是表示生成4相時(shí)鐘的倍增用轉(zhuǎn)換器的結(jié)構(gòu)的具體例的圖。如圖5所示，具有將輸入時(shí)鐘1進(jìn)行4分頻從而輸出4相時(shí)鐘Q1～Q4的1/4分頻器2、n級(jí)串聯(lián)連接的4相時(shí)鐘倍增電路51～5n和周期檢測(cè)電路6。從最后級(jí)的4相時(shí)鐘倍增電路5n輸出2n倍增的4相時(shí)鐘Qn1～Qn4(與圖1的P0～P3對(duì)應(yīng))。4相時(shí)鐘倍增電路的級(jí)數(shù)n是任意的。
1/4分頻器2將輸入時(shí)鐘1進(jìn)行1/4分頻，生成4相時(shí)鐘Q1、Q2、Q3、Q4，由4相時(shí)鐘倍增電路51生成將該時(shí)鐘Q1、Q2、Q3、Q4倍增的4相時(shí)鐘Q11、Q12、Q13、Q14，同樣，從4相時(shí)鐘倍增電路5n得到2n倍增的4相時(shí)鐘Qn1、Qn2、Qn3、Qn4。
周期檢測(cè)電路6由固定級(jí)數(shù)的環(huán)形振蕩器和計(jì)數(shù)器構(gòu)成，由計(jì)數(shù)器計(jì)數(shù)時(shí)鐘1的周期中環(huán)形振蕩器的振蕩次數(shù)，根據(jù)計(jì)數(shù)值控制控制信號(hào)7，調(diào)整4相時(shí)鐘倍增電路5內(nèi)的負(fù)載。由該周期檢測(cè)電路6消除時(shí)鐘周期的工作范圍和設(shè)備的特性偏差。
圖6(a)是表示圖5所示的4相時(shí)鐘倍增電路5的結(jié)構(gòu)的一例的圖。圖5所示的4相位時(shí)鐘倍增電路51～5n都采用相同的結(jié)構(gòu)。如圖6(a)所示，該4相時(shí)鐘倍增電路5由8組時(shí)間差分割電路4a1～4a8、8個(gè)脈沖修正電路4c1～4c8和4組多重化電路4b1～4b4構(gòu)成。圖6(b)是表示脈沖修正電路4c的結(jié)構(gòu)的圖，由輸入反相器17將第2輸入反相的信號(hào)和第1輸入的NAND電路16構(gòu)成。圖6(c)是表示多重化電路4b的結(jié)構(gòu)的圖，由2輸入NAND電路18構(gòu)成。
圖7是表示圖6所示的4相時(shí)鐘倍增電路5的時(shí)間動(dòng)作的信號(hào)波形圖。時(shí)鐘T21的前沿由從時(shí)鐘Q(n-1)1的前沿開始時(shí)間差分割電路4a1的內(nèi)部延遲的延遲量決定，以下同樣，時(shí)鐘T23、T25、T27的前沿分別由從時(shí)鐘Q(n-1)2、Q(n-1)3、Q(n-1)4的前沿開始對(duì)應(yīng)時(shí)間差分割電路4a3、4a5、4a7的各內(nèi)部延遲的延遲量決定，時(shí)鐘T22的前沿由時(shí)鐘Q(n-1)1的前沿和時(shí)鐘Q(n-1)2的前沿的時(shí)間在時(shí)間差分割電路4a2中的時(shí)間分割和內(nèi)部延遲的延遲量決定，時(shí)鐘T24的前沿由時(shí)鐘Q(n-1)2的前沿和時(shí)鐘Q(n-1)3的前沿的對(duì)應(yīng)時(shí)間在時(shí)間差分割電路4a4中的時(shí)間分割和內(nèi)部延遲的延遲量決定，下面同樣，時(shí)鐘T26的前沿由時(shí)鐘Q(n-1)3的前沿和時(shí)鐘Q(n-1)4的前沿的時(shí)間在時(shí)間差分割電路4a6中的時(shí)間分割和內(nèi)部延遲的延遲量決定，時(shí)鐘T27的前沿由時(shí)鐘Q(n-1)4的前沿的時(shí)間在時(shí)間差分割電路4a7中的內(nèi)部延遲的延遲量決定，時(shí)鐘T28的前沿由時(shí)鐘Q(n-1)4的前沿和時(shí)鐘Q(n-1)1的前沿的時(shí)間在時(shí)間差分割電路4a8中的時(shí)間分割和內(nèi)部延遲的延遲量決定。時(shí)鐘T21和T23輸入脈沖寬度修正電路4c1，由脈沖寬度修正電路4c1輸出具有由時(shí)鐘T21決定的后沿、由時(shí)鐘T23決定的前沿的脈沖P21。按照同樣的程序，生成脈沖P22～P28，時(shí)鐘P21～P28成為相位各偏離45度的占空比為25％的8相的脈沖群。相位與時(shí)鐘P21偏離180度的時(shí)鐘P25由多重化電路4b1疊加并反相，作為占空比為25％℃時(shí)鐘Qn1而輸出。按照同樣的處理，生成時(shí)鐘Qn2～Qn4。時(shí)鐘Qn1～Qn4成為相位各偏離90度的占空比為50％的4相脈沖群，時(shí)鐘Qn1～Qn4的周期在從時(shí)鐘Q(n-1)1～Q(n-1)4生成時(shí)鐘Qn1～Qn4的過(guò)程中，頻率倍增了2倍。
圖8(a)和圖8(b)分別是表示圖7所示的時(shí)間差分割電路4a1、4a2的結(jié)構(gòu)的一例的圖。這些電路相互采用相同的結(jié)構(gòu)，2個(gè)輸入是相同的信號(hào)，或者輸入相鄰的2個(gè)信號(hào)。即，除了在時(shí)間差分割電路4a1中同一輸入Q(n-1)1輸入2輸入NOR14、在時(shí)間差分割電路4a2中Q(n-1)1和Q(n-1)2輸入2輸入NOR14外，時(shí)間差分割電路的結(jié)構(gòu)相同。2輸入NOR14如所周知由串聯(lián)連接在電源VDD與輸出端之間的輸入信號(hào)IN1、IN2分別輸入柵極的2個(gè)P溝道MOS晶體管和并聯(lián)連接在輸出端與地之間的輸入信號(hào)IN1、IN2分別輸入柵極的2個(gè)N溝道MOS晶體管構(gòu)成。
作為2輸入NOR14的輸出節(jié)點(diǎn)的內(nèi)部節(jié)點(diǎn)N51(N61)與反相器15的輸入端連接，將N溝道MOS晶體管MN51與電容CAP51串聯(lián)連接的電路、N溝道MOS晶體管MN52與電容CAP52串聯(lián)連接的電路和N溝道MOS晶體管MN53與電容CAP53串聯(lián)連接的電路并聯(lián)連接在內(nèi)部節(jié)點(diǎn)與地之間，周期檢測(cè)電路6的控制信號(hào)7分別供給各N溝道MOS晶體管MN51、MN52、MN53的柵極，控制它們的通/斷。N溝道MOS晶體管MN51、MN52、MN53的柵極寬度和電容CAP51、CAP52、CAP53的尺寸比采用例如1∶2∶4，通過(guò)根據(jù)從周期檢測(cè)電路6輸出的控制信號(hào)7將與共同節(jié)點(diǎn)連接的負(fù)載調(diào)整為8階段，來(lái)設(shè)定時(shí)鐘周期。
圖9是用于說(shuō)明圖8所示的時(shí)間差分割電路4a1、4a2的動(dòng)作的時(shí)間圖。
對(duì)于時(shí)間差分割電路4a1，節(jié)點(diǎn)N51的電荷利用時(shí)鐘Q(n-1)1的前沿通過(guò)NOR14的N溝道MOS晶體管而抽出，在節(jié)點(diǎn)N51的電位達(dá)到反相器15的閾值時(shí)，作為反相器15的輸出的時(shí)鐘T21上升。設(shè)達(dá)到反相器15的閾值之前應(yīng)抽出的節(jié)點(diǎn)N51的電荷為CV(其中，C為電容值、V為電壓)、而NOR14的N溝道MOS晶體管引起的放電電流為I時(shí)，從時(shí)鐘Q(n-1)1的前沿開始，將CV的電荷量以電流值2I進(jìn)行放電，結(jié)果，時(shí)間CV/2I就表示從時(shí)鐘Q(n-1)1的前沿到時(shí)鐘T21的前沿的時(shí)間差(除數(shù)延遲時(shí)間)。在時(shí)鐘Q(n-1)1為低電平時(shí)，2輸入NOR14的輸出側(cè)節(jié)點(diǎn)N51充電到高電平，而反相器15的輸出時(shí)鐘T21成為低電平。
對(duì)于時(shí)間差分割電路4a2，從時(shí)鐘Q(n-1)1的前沿開始到經(jīng)過(guò)時(shí)間tCKn(tCKn=時(shí)鐘周期)后的期間，節(jié)點(diǎn)N61的電荷被NOR14抽出，在時(shí)間tCKn之后，從時(shí)鐘Q(n-1)2的前沿開始，在節(jié)點(diǎn)N61的電位達(dá)到反相器15的閾值時(shí)，時(shí)鐘T22上升。設(shè)節(jié)點(diǎn)N61的電荷為CV、2輸入NOR的NMOS晶體管的放電電流為I時(shí)，從時(shí)鐘Q(n-1)1的前沿開始，將CV的電荷量在tCKn的期間以I的電流放電，在其余的期間以電流2I抽出，結(jié)果，時(shí)間tCKn+(CV-tCKn·I)/2I=CV/2I+tCKn/2 …(1)就表示從時(shí)鐘Q(n-1)1的前沿到時(shí)鐘T22的前沿的時(shí)間差。
即，時(shí)鐘T22與時(shí)鐘T21的前沿的時(shí)間差為tCKn/2。
在時(shí)鐘Q(n-1)1和Q(n-1)2都是低電平而2輸入NOR14的輸出側(cè)節(jié)點(diǎn)N61通過(guò)NOR14的PMOS晶體管從電源充電到高電平時(shí)，時(shí)鐘T22上升。
對(duì)于時(shí)鐘T22～T28也一樣，時(shí)鐘T21～T28的前沿的時(shí)間差分別為tCKn/2。
脈沖寬度修正電路4c1～4c8生成相位各偏離45度的占空比為25％的8相脈沖群P21～P28。
多重化電路4b1～4b4生成相位各偏離90度的占空比為50％℃4相的脈沖群Qn1～Qn4。
還有，作為時(shí)間差分割電路4a，也可以采用圖10所示的結(jié)構(gòu)。如圖10所示，該時(shí)間差分割電路具有連接在電源與內(nèi)部節(jié)點(diǎn)N1間的將輸入第1、第2輸入信號(hào)IN1、IN2的否定邏輯積電路NANDO1的輸出信號(hào)作為柵極輸入的P溝道MOS晶體管MP01、將內(nèi)部節(jié)點(diǎn)N1的電位反相輸出的反相器INV03和漏極與內(nèi)部節(jié)點(diǎn)N1連接的由反相器INV01、INV02將第1輸入信號(hào)IN1及第2輸入信號(hào)IN2反相的信號(hào)輸入柵極而源極與恒流源I0連接的N溝道MOS晶體管MN01及MN02。由N溝道MOS晶體管構(gòu)成的開關(guān)元件MN11～MN15和電容CAP11～CAP15連接在內(nèi)部節(jié)點(diǎn)N1與地之間，從周期檢測(cè)電路6輸出的控制信號(hào)7供給由N溝道MOS晶體管構(gòu)成的開關(guān)元件MN11～MN15的控制端子(柵極端子)，決定附加到內(nèi)部節(jié)點(diǎn)N1上的電容值。在第1、第2輸入信號(hào)IN1、IN2為高電平時(shí)，P溝道MOS晶體管MP01導(dǎo)通，向內(nèi)部節(jié)點(diǎn)N1充電，反相器INV03的輸出成為低電平，在第1、第2輸入信號(hào)IN1、IN2中的一方或雙方為低電平時(shí)，P溝道MOS晶體管MP01截止，N溝道MOS晶體管MN01和MN02的一方或雙方導(dǎo)通，內(nèi)部節(jié)點(diǎn)N1放電，在降低到反相器INV03的閾值以下時(shí)，反相器INV03的輸出上升，成為高電平。
對(duì)于將以輸入信號(hào)IN1、IN2作為輸入的2個(gè)CMOS反相器的輸出端連接而構(gòu)成的時(shí)間差分割電路的情況，在2個(gè)輸入的一方為高電平而另一方為低電平時(shí)，流過(guò)貫通電流。與此相反，在圖10所示結(jié)構(gòu)的時(shí)間差分割電路中，將減小貫通電流。
下面，說(shuō)明相位調(diào)整用的轉(zhuǎn)換器30。如前所述，相位比較電路檢測(cè)轉(zhuǎn)換器30的輸出與指定的基準(zhǔn)時(shí)鐘(例如可以使用圖1的輸入時(shí)鐘1)的相位差并根據(jù)相位落后和超前輸出UP(上升)/DOWN(降低)信號(hào)的相位比較電路的輸出，控制電路40由輸入通過(guò)濾波器進(jìn)行平滑處理的上述信號(hào)并進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的計(jì)數(shù)器和將計(jì)數(shù)器輸出譯碼的譯碼器構(gòu)成，根據(jù)控制電路40輸出的控制信號(hào)C設(shè)定轉(zhuǎn)換器30的時(shí)間差分割的內(nèi)分比。
圖11是表示相位調(diào)整用的轉(zhuǎn)換器30的結(jié)構(gòu)的一例的圖。如圖11所示，該轉(zhuǎn)換器30具有源極與電源連接、漏極與內(nèi)部接點(diǎn)N31連接并將輸入第1和第2輸入信號(hào)IN1及IN2的否定邏輯積電路NAND01的輸出信號(hào)輸入柵極的P溝道MOS晶體管MP01、在內(nèi)部接點(diǎn)電位與閾值電壓的大小關(guān)系變化時(shí)切換輸出信號(hào)的邏輯值的緩沖電路BUF(反相電路或正相電路)、漏極與內(nèi)部接點(diǎn)N31連接的由控制電路40的控制信號(hào)C控制通/斷的N溝道MOS晶體管(開關(guān)元件)MN21、MN23及MN25、漏極分別與N溝道MOS晶體管MN21、MN23及MN25的源極連接而源極分別與恒流源I0連接并且將由反相器INV01將第1輸入信號(hào)IN1反相的信號(hào)輸入柵極的N溝道MOS晶體管MN22、MN24及MN26、漏極共同與內(nèi)部接點(diǎn)N31連接的由控制電路40的控制信號(hào)C控制通/斷的N溝道MOS晶體管(開關(guān))MN27、MN29及MN31和漏極分別與N溝道MOS晶體管(開關(guān))MN27、MN29及MN31的源極連接而源極分別與恒流源I0連接并且將由反相器INV02將第2輸入信號(hào)IN2反相的信號(hào)輸入柵極的N溝道MOS晶體管MN28、MN30及MN32。
此外，由N溝道MOS晶體管構(gòu)成的開關(guān)元件與電容(開關(guān)元件MN11～MN15、電容CAP11～CAP15)組成的多個(gè)串聯(lián)電路并聯(lián)連接在內(nèi)部接點(diǎn)與地之間，由供給開關(guān)元件MN11～MN15的控制端子的周期控制信號(hào)7決定附加到內(nèi)部接點(diǎn)上的電容。電容CAP11～CAP15的電容值取為C、2C、4C、8C、16C，開關(guān)元件MN11～MN15的周期控制信號(hào)7可以使用倍增用轉(zhuǎn)換器10的周期檢測(cè)電路6的周期控制信號(hào)7。當(dāng)然，也可以將配置置換為將N溝道MOS晶體管MN22、MN24、MN26、MN28、MN30、MN32的漏極共同與內(nèi)部接點(diǎn)N31連接、將源極與N溝道MOS晶體管MN21、MN23、MN25、MN27、MN29、MN31的漏極連接、將N溝道MOS晶體管MN21、MN23、MN25、MN27、MN29、MN31的源極與恒流源I0連接。該轉(zhuǎn)換器30輸出與將2個(gè)輸入信號(hào)IN1和IN2的后沿的時(shí)間差(相位差)內(nèi)分的相位對(duì)應(yīng)的下降信號(hào)。
更詳細(xì)而言，設(shè)在轉(zhuǎn)換器30的2個(gè)輸入都輸入信號(hào)IN1時(shí)到從緩沖器BUF輸出的信號(hào)的后沿為止的延遲時(shí)間為T1、在轉(zhuǎn)換器30的2個(gè)輸入都輸入信號(hào)IN2(比信號(hào)IN1落后時(shí)間T)時(shí)到從緩沖器BUF輸出的信號(hào)的后沿為止的延遲時(shí)間為T2，在2個(gè)輸入信號(hào)IN1、IN2輸入轉(zhuǎn)換器30時(shí)，到從緩沖器BUF輸出的信號(hào)的后沿為止的延遲時(shí)間T3就設(shè)定為T1與T2之間的值(=(1-x)·T1+x·2，內(nèi)分比x為0≤x≤1)。根據(jù)應(yīng)用需要，也可以用反相型的緩沖器(反相器)取代正相型的緩沖器BUF。另外，也可以將PMOS、NMOS交換。
在本發(fā)明的一個(gè)實(shí)施例中，通過(guò)利用控制電路40的控制信號(hào)C可變地控制轉(zhuǎn)換器30的開關(guān)元件MN21、MN23、MN25、MN27、MN29、MN31中導(dǎo)通的開關(guān)元件的數(shù)量，來(lái)可變地控制2個(gè)輸入信號(hào)IN1和IN2的時(shí)間差的內(nèi)分比。即，在輸入信號(hào)IN1從高電平轉(zhuǎn)移為低電平時(shí)，可以利用開關(guān)元件MN21、MN23、MN25中導(dǎo)通的個(gè)數(shù)可變地控制將在內(nèi)部節(jié)點(diǎn)N31積累的電荷放電的電流值，在輸入信號(hào)IN2從高電平轉(zhuǎn)移為低電平時(shí)，可以利用開關(guān)元件MN27、MN29、MN31中導(dǎo)通的個(gè)數(shù)可變地控制在內(nèi)部節(jié)點(diǎn)N31積累的電荷放電的電流值，以此來(lái)可變地控制輸入信號(hào)IN1和IN2的時(shí)間差的內(nèi)分比。
根據(jù)控制信號(hào)C的值，開關(guān)元件MN21、MN23、MN25、MN27、MN29、MN31全部導(dǎo)通時(shí)，內(nèi)部節(jié)點(diǎn)N31的電荷放電所需要的時(shí)間最短(輸入信號(hào)IN1為低電平時(shí)以電流3I0放電，輸入信號(hào)IN1、IN2為低電平時(shí)以電流6I0放電)，緩沖器BUF的輸出時(shí)鐘的延遲時(shí)間也最短(內(nèi)分比最小)，在開關(guān)元件MN21、MN23、MN25中的1個(gè)導(dǎo)通并且開關(guān)元件MN27、MN29、MN31中的1個(gè)導(dǎo)通時(shí)，內(nèi)部節(jié)點(diǎn)N31的電荷放電所需要的時(shí)間最長(zhǎng)(內(nèi)分比最大)(輸入信號(hào)IN1為低電平時(shí)以電流I0放電，輸入信號(hào)IN1、IN2為低電平時(shí)以電流2I0放電)，緩沖器BUF的輸出時(shí)鐘的延遲時(shí)間也最長(zhǎng)。這時(shí)，根據(jù)控制信號(hào)C的組合，時(shí)間差的內(nèi)分方式至少存在6種組合。
通過(guò)增加開關(guān)元件MN21、MN23、MN25、MN27、MN29、MN31的數(shù)量，可以更精細(xì)地設(shè)定輸入信號(hào)IN1和IN2的時(shí)間差(相位差)的內(nèi)分比值。即，開關(guān)元件MN21、MN23、MN25、MN27、MN29、MN31的數(shù)量是任意的。當(dāng)然，改變N溝道MOS晶體管MN22、MN24、MN26的柵極寬度(或柵極長(zhǎng)(W)/柵極寬度(L)比)和N溝道MOS晶體管MN28、MN30、MN32的柵極寬度，也可以分別改變恒流源I0的電流值。在轉(zhuǎn)換器30中，作為時(shí)間差的內(nèi)分的控制，除了上述方式外，也可以使用任意的方法。
下面，參照?qǐng)D11詳細(xì)說(shuō)明轉(zhuǎn)換器30的時(shí)間差的內(nèi)分動(dòng)作的一例?，F(xiàn)在，假定在圖11中將輸入信號(hào)IN1的反相信號(hào)共同作為柵極輸入的并聯(lián)連接的N溝道MOS晶體管MN22、MN24、MN26設(shè)置16個(gè)(N溝道MOS晶體管MN21、MN23、MN25也設(shè)置16個(gè))，將輸入信號(hào)IN2的反相信號(hào)共同作為柵極輸入的并聯(lián)連接的N溝道MOS晶體管MN28、MN30、MN32(N溝道MOS晶體管MN27、MN29、MN31)設(shè)置16個(gè)。
作為一例，假定相輔的控制信號(hào)輸入N溝道MOS晶體管MN21、MN27的柵極(輸入N溝道MOS晶體管MN27的柵極的控制信號(hào)是將輸入N溝道MOS晶體管MN21的柵極的控制信號(hào)反相的信號(hào))，相輔的控制信號(hào)輸入N溝道MOS晶體管MN23、MN29的柵極，相輔的控制信號(hào)輸入N溝道MOS晶體管MN25、MN31的柵極。
下面，說(shuō)明由輸入信號(hào)IN1使16個(gè)并聯(lián)的N溝道MOS晶體管中N個(gè)(N為0～16,N=0是沒(méi)有導(dǎo)通的情況，N由控制信號(hào)C決定)導(dǎo)通、在時(shí)間T后由輸入信號(hào)IN2使(16-N)個(gè)并聯(lián)的N溝道MOS晶體管導(dǎo)通從而全部N+(16-N)=16個(gè)N溝道MOS晶體管導(dǎo)通時(shí)的時(shí)間差的內(nèi)分動(dòng)作。
設(shè)流過(guò)并聯(lián)的1個(gè)N溝道MOS晶體管的電流為I(恒流源I0的電流值)、緩沖器BUF的輸出反相的閾值電壓為V、成為閾值電壓之前的電荷的丙量為CV。
這里，設(shè)輸入信號(hào)IN1和IN2都是高電平、NAND01的輸出為低電平、內(nèi)部節(jié)點(diǎn)N31處于通過(guò)P溝道MOS晶體管MP01從電源側(cè)進(jìn)行充電的狀態(tài)(緩沖器BUF的輸出為高電平)。下面，說(shuō)明輸入信號(hào)IN1和IN2從該狀態(tài)下降到低電平的情況。
首先，在N=16時(shí)，設(shè)由輸入信號(hào)IN1使16個(gè)并聯(lián)的N溝道MOS晶體管中的16個(gè)導(dǎo)通，在時(shí)間T后由輸入信號(hào)IN2使16個(gè)并聯(lián)的N溝道MOS晶體管某一個(gè)截止((16-N)=0)。因此，在N=16時(shí)，設(shè)恒流源的電流為I，在輸入信號(hào)IN1成為低電平后，到緩沖器BUF的輸出發(fā)生反相的時(shí)間T(16)為T(16)=CV/(16·I)…(2)在N=n(n＜16)時(shí)(N由控制信號(hào)C設(shè)定)，在輸入信號(hào)IN1成為低電平后，在時(shí)間T(T是輸入信號(hào)IN1和IN2的后沿的時(shí)間差)的期間，將輸入信號(hào)IN1的反相信號(hào)輸入柵極的n個(gè)N溝道MOS晶體管導(dǎo)通，n·I·T的電荷放電，然后，通過(guò)輸入信號(hào)IN2成為低電平，將輸入信號(hào)IN2的反相信號(hào)輸入柵極的16-n個(gè)N溝道MOS晶體管導(dǎo)通，在全部16個(gè)N溝道MOS晶體管導(dǎo)通、殘存在內(nèi)部節(jié)點(diǎn)N31的電荷(CV-n·I·T)以(16·I)的電流放電的時(shí)刻(時(shí)間T′)緩沖器BUF的正常反相(從高電平成為低電平)。時(shí)間T′由(CV-n·I·T)/(16·I)決定。
因此，在輸入信號(hào)IN1成為低電平后，到緩沖器BUF的輸出發(fā)生反相的時(shí)間T(n)可以表為T(n)=(CV-n·I·T)/(16·I)+T=CV/(16·I)-(n/16)T+T=T(16)+((16-n)/16)·T …(3)
利用n的值可以得到將輸入信號(hào)IN1和IN2的時(shí)間差T,16等分的相位的輸出信號(hào)。即，通過(guò)根據(jù)控制信號(hào)的設(shè)定改變n，可以得到以分解率1/16分割輸入信號(hào)IN1和IN2間的時(shí)間差的任意的相位的輸出信號(hào)。也將這樣的轉(zhuǎn)換器稱為「16分度的轉(zhuǎn)換器」。
如上所述，圖11所示的轉(zhuǎn)換器30適用于輸出將輸入信號(hào)IN1和IN2的后沿的時(shí)間差內(nèi)分的信號(hào)的用途，但是，率將輸入信號(hào)IN1和IN2的前沿的時(shí)間差內(nèi)分的信號(hào)的轉(zhuǎn)換器30的電路結(jié)構(gòu)為例如圖12所示的結(jié)構(gòu)。
如圖12所示，該轉(zhuǎn)換器30具有將以第1和第2輸入信號(hào)IN1及IN2為輸入的邏輯和電路OR01的輸出信號(hào)輸入柵極的P溝道MOS晶體管MP01、輸入端與內(nèi)部節(jié)點(diǎn)N31連接從輸出端輸出輸出信號(hào)的反相器INV03、漏極共同與內(nèi)部節(jié)點(diǎn)N31連接的由控制電路40的控制信號(hào)C控制通/斷的N溝道MOS晶體管(開關(guān)元件)MN21、MN23及MN25、漏極分別與N溝道MOS晶體管MN21、MN23、MN25的源極連接而源極分別與恒流源I0連接并且第1輸入信號(hào)IN1輸入柵極的N溝道MOS晶體管MN22、MN24及MN26、漏極共同與內(nèi)部節(jié)點(diǎn)N31連接的由控制電路40的控制信號(hào)C控制通/斷的N溝道MOS晶體管(開關(guān))MN27、MN29及MN31和漏極分別與N溝道MOS晶體管(開關(guān))MN27、MN29、MN31的源極連接而源極分別與恒流源I0連接并且第2輸入信號(hào)IN2輸入柵極的N溝道MOS晶體管MN28、MN30及MN32，此外，由N溝道MOS晶體管乖的開關(guān)元件MN11～MN15和電容CAP11～CAP15并聯(lián)連接在內(nèi)部節(jié)點(diǎn)與地之間，由供給開關(guān)元件MN11～MN15的控制端子的周期控制信號(hào)7決定附加到內(nèi)部節(jié)點(diǎn)上的電容。CAP11～CAP15的電容值取為C、2C、4C、8C、16C，開關(guān)元件MN11～MN15的周期控制信號(hào)7可以使用倍增用轉(zhuǎn)換器10的周期檢測(cè)電路6的控制信號(hào)7。
在圖12所示的電路中，通過(guò)采用例如將輸入信號(hào)IN1共同輸入柵極的并聯(lián)連接的N溝道MOS晶體管MN22、MN24、MN26設(shè)置16個(gè)(N溝道MOS晶體管MN21、MN23、MN25也設(shè)置16個(gè))、將輸入信號(hào)IN2共同輸入柵極的并聯(lián)連接的N溝道MOS晶體管MN28、MN30、MN32(N溝道MOS晶體管MN27、MN29、MN31)設(shè)置16個(gè)、由輸入信號(hào)IN1使16個(gè)并聯(lián)的N溝道MOS晶體管中的N個(gè)(N為0～16,N=0是沒(méi)有導(dǎo)通的情況，N由控制信號(hào)C決定)導(dǎo)通、在時(shí)間T后由輸入信號(hào)IN2使(16-N)個(gè)并聯(lián)的N溝道MOS晶體管導(dǎo)通從而全部N+(16-N)=16個(gè)N溝道MOS晶體管導(dǎo)通的結(jié)構(gòu)，根據(jù)和上式(3)相同的原理，利用輸入信號(hào)IN1和IN2的前沿的時(shí)間差T的16分度，也可以調(diào)整輸出信號(hào)的前沿的相位。在圖12所示的結(jié)構(gòu)中，根據(jù)應(yīng)用如何，也可以采用具有正相型緩沖器(例如通過(guò)連接2級(jí)反相器而構(gòu)成)的結(jié)構(gòu)取代反相器INV03。
參見圖1、圖11和圖12，根據(jù)圖中未示出的相位比較電路的比較結(jié)果，在轉(zhuǎn)換器30的輸出的相位比基準(zhǔn)時(shí)鐘超前時(shí)為了使之延遲，控制電路40就減少開關(guān)元件組MN21、MN23、MN25和開關(guān)元件組MN27、MN29、MN31中處于導(dǎo)通狀態(tài)的開關(guān)的個(gè)數(shù)(減小上式(3)中的n)，并在該狀態(tài)由相位比較電路將從轉(zhuǎn)換器30輸出的信號(hào)與基準(zhǔn)時(shí)鐘進(jìn)行相位比較，結(jié)果，在需要使相位進(jìn)一步落后時(shí)，就接收相位比較電路的輸出，控制電路40減少導(dǎo)通狀態(tài)的開關(guān)的個(gè)數(shù)。并且，在轉(zhuǎn)換器30中，控制電路40不能再減少導(dǎo)通的開關(guān)元件時(shí)(例如，在圖11或圖12中，開關(guān)元件MN21、MN23、MN25中僅MN21導(dǎo)通、開關(guān)元件MN27、MN29、MN31中僅MN27導(dǎo)通等達(dá)到內(nèi)分比設(shè)定的上限時(shí))，從圖中未示出的相位比較電路輸入表示進(jìn)一步落后的相位的信號(hào)時(shí)，計(jì)數(shù)上升信號(hào)就輸入控制電路40內(nèi)的計(jì)數(shù)器，在接收到該信號(hào)后，譯碼電路就向旋轉(zhuǎn)開關(guān)20輸出選擇信號(hào)S。
例如，在圖1中，在旋轉(zhuǎn)開關(guān)20選擇多相時(shí)鐘P0、P1(P1比P0落后360度/n相位)作為第1和第2輸入IN1、IN2供給時(shí)，使轉(zhuǎn)換器30的輸出的相位落后，在達(dá)到轉(zhuǎn)換器30的時(shí)間差的內(nèi)分比設(shè)定上限值時(shí)，由控制電路40作為轉(zhuǎn)換器30的第1輸入IN1而從倍增用轉(zhuǎn)換器10的輸出時(shí)鐘P0切換到P2，由轉(zhuǎn)換器30輸出將時(shí)鐘P2和P1間的相位差內(nèi)分的信號(hào)。這時(shí)，在轉(zhuǎn)換器30的輸出的相位比基準(zhǔn)時(shí)鐘的相位落后時(shí)，就增加開關(guān)元件MN21、MN23、MN25和開關(guān)元件MN27、MN29、MN31中的導(dǎo)通狀態(tài)的開關(guān)的個(gè)數(shù)。
另一方面，在轉(zhuǎn)換器30的輸出的相位比基準(zhǔn)時(shí)鐘超前而需要使相位落后時(shí)，由控制電路40作為轉(zhuǎn)換器30的第2輸入IN2而從倍增用轉(zhuǎn)換器10的輸出時(shí)鐘P1切換到P3，由轉(zhuǎn)換器30輸出將時(shí)鐘P2和P3間的相位差內(nèi)分的信號(hào)。
在控制電路40中，作為將控制信號(hào)C供給轉(zhuǎn)換器30的由N溝道MOS晶體管構(gòu)成的開關(guān)元件MN21、MN23、MN25和開關(guān)元件MN27、MN29、MN31的控制端子的譯碼器，接收開關(guān)元件MN21、MN23、MN25和開關(guān)元件MN27、MN29、MN31的個(gè)數(shù)和相位比較電路的相位比較結(jié)果，根據(jù)按這些開關(guān)的什么樣的順序控制通/斷來(lái)決定電路結(jié)構(gòu)。作為簡(jiǎn)單的結(jié)構(gòu)例，可以采用將移位寄存器和構(gòu)成移位寄存器的各級(jí)的觸發(fā)電路的輸出及其反相輸出作為控制信號(hào)C而供給的結(jié)構(gòu)。
下面，說(shuō)明本發(fā)明的實(shí)施例2。圖2是表示本發(fā)明實(shí)施例的結(jié)構(gòu)的圖。如圖2所示，在本發(fā)明的實(shí)施例2中，與上述實(shí)施例不同的地方在于，具有輸出將從開關(guān)20′輸出的2個(gè)信號(hào)的相位差內(nèi)分的信號(hào)的多個(gè)轉(zhuǎn)換器300～30n，輸出倍增多相時(shí)鐘Q0～Qn。在本發(fā)明的實(shí)施例2中，倍增用轉(zhuǎn)換器10和轉(zhuǎn)換器300～30n的結(jié)構(gòu)與在上述實(shí)施例中說(shuō)明的倍增用轉(zhuǎn)換器10和轉(zhuǎn)換器30的結(jié)構(gòu)相同。
圖3是表示本發(fā)明實(shí)施例2的開關(guān)20′和多個(gè)轉(zhuǎn)換器30的結(jié)構(gòu)的一例。如圖3所示，開關(guān)20′具有輸入多相時(shí)鐘P0～Pn中的奇相位時(shí)鐘并向各轉(zhuǎn)換器30選擇輸出的選擇器開關(guān)20′-1和輸入多相時(shí)鐘P0～Pn中的偶相位時(shí)鐘并向各轉(zhuǎn)換器30選擇輸出的選擇器開關(guān)20′-2。
控制電路40′根據(jù)將各轉(zhuǎn)換器30的輸出Q1～Q8與基準(zhǔn)時(shí)鐘比較的相位比較電路(PD)80的相位比較結(jié)果(UP/DOWN信號(hào))分別設(shè)定控制對(duì)應(yīng)的轉(zhuǎn)換器30的內(nèi)分比。為了簡(jiǎn)單，圖3僅表示出了將輸出Q7與基準(zhǔn)時(shí)鐘進(jìn)行比較的相位比較電路(PD)80。另外，在圖3中，還省略了用于將從相位比較電路(PD)80輸出的相位比較結(jié)果平滑的低通濾波器。
控制電路40′和在上述實(shí)施例中說(shuō)明的控制電路40一樣，由計(jì)數(shù)器和譯碼電路構(gòu)成，將控制信號(hào)C向各轉(zhuǎn)換器30輸出，同時(shí)，在轉(zhuǎn)換器30的內(nèi)分比達(dá)到上限或下限時(shí)，需要進(jìn)一步使相位超前或落后時(shí)，就將作為第1、第2輸入供給轉(zhuǎn)換器30的奇相位時(shí)鐘切換為其前后的奇相位時(shí)鐘或?qū)⑴枷辔粫r(shí)鐘切換為其前后的偶相位時(shí)鐘。
圖14是表示本發(fā)明的一個(gè)實(shí)施例的時(shí)鐘控制電路的動(dòng)作的檢驗(yàn)結(jié)果的圖，是表示用電路模擬器(SPICE2)模擬輸入倍增8相時(shí)鐘(625MHz)的轉(zhuǎn)換器(參見圖11等)的內(nèi)部節(jié)點(diǎn)的電壓波形和輸出時(shí)鐘波形(由與內(nèi)部節(jié)點(diǎn)電壓波形交叉而上升的實(shí)線、虛線點(diǎn)劃線等所示的8相的信號(hào)波形)的結(jié)果的圖。如圖14所示，已確認(rèn)了可以得到12.5ps的分解率。
按照上述本發(fā)明的實(shí)施例，實(shí)現(xiàn)了下述各種功能。
即時(shí)倍增功能由于在多相時(shí)鐘生成時(shí)不具有PLL、DLL等那樣的反饋環(huán)路，所以，不存在相位同步的信號(hào)輸出之前的延遲，從而可以即時(shí)地輸出倍增時(shí)鐘。
偏差降低功能由于采用環(huán)路偏差獨(dú)立，并且在轉(zhuǎn)換器中將偏差平均，從而降低了時(shí)鐘循環(huán)間的偏差。
即時(shí)多相時(shí)鐘供給功能從多個(gè)轉(zhuǎn)換器即時(shí)地供給多相時(shí)鐘。
多相時(shí)鐘相位修正功能在倍增用轉(zhuǎn)換器中，修正倍增和都相時(shí)鐘的相位，進(jìn)而在微調(diào)用轉(zhuǎn)換器中進(jìn)行相位的調(diào)整。
除此之外，由于不使用PLL電路(VCO)，所以，可以進(jìn)行寬帶動(dòng)作，從而可以降低開發(fā)、制造成本和縮短開發(fā)周期。
此外，用數(shù)字電路構(gòu)成包括轉(zhuǎn)換器30的所有的電路，可以實(shí)現(xiàn)低電壓工作和低功耗化。
實(shí)現(xiàn)上述功能的本發(fā)明的時(shí)鐘控制電路極適合應(yīng)用于半導(dǎo)體集成電路裝置的時(shí)鐘的相位控制電路和時(shí)鐘邏輯數(shù)據(jù)恢復(fù)電路。
下面，參照

本發(fā)明的時(shí)鐘控制電路的全體實(shí)施例。
圖15是表示構(gòu)成本發(fā)明實(shí)施例3的時(shí)鐘控制電路的結(jié)構(gòu)的圖。如圖15所示，本發(fā)明的實(shí)施例3作為上述實(shí)施例的控制電路40，具有使用移位寄存器型計(jì)數(shù)器170及171用于將與輸入時(shí)鐘間的相位差微調(diào)為0度的轉(zhuǎn)換器130和輸出從0度偏離任意的角度(偏移量)相位的時(shí)鐘信號(hào)的微調(diào)用轉(zhuǎn)換器131。
更詳細(xì)而言，如圖15所示，將輸入時(shí)鐘1輸入而生成多相倍增時(shí)鐘的多相倍增電路110由例如在上述實(shí)施例中說(shuō)明的倍增用轉(zhuǎn)換器10構(gòu)成。將輸入時(shí)鐘倍增而發(fā)生16相的多相時(shí)鐘的多相倍增電路110(也稱為「16相發(fā)生多相倍增電路」)由在上述實(shí)施例中說(shuō)明的倍增用轉(zhuǎn)換器10構(gòu)成。即，在圖5所示的倍增用轉(zhuǎn)換器10的結(jié)構(gòu)中，具有1/16分頻器和16相時(shí)鐘倍增電路。作為多相倍增電路110，通過(guò)使用倍增用轉(zhuǎn)換器10，如前所述，可以將輸入時(shí)鐘的偏差成分平均，從而可以降低多相倍增時(shí)鐘的偏差成分(參見圖13(a))。
在本發(fā)明的實(shí)施例3中，具有輸入從多相倍增電路110輸出的多相時(shí)鐘(16相的時(shí)鐘)并選擇輸出其中相位滿足指定的關(guān)系的4個(gè)時(shí)鐘的組合的第1和第2開關(guān)120及121、輸入從第1開關(guān)120輸出的2對(duì)時(shí)鐘(4條信號(hào))的第1轉(zhuǎn)換器130和輸入從第2開關(guān)121輸出的2對(duì)時(shí)鐘(4條信號(hào))的第2轉(zhuǎn)換器131。
第1、第2開關(guān)120及121由上述旋轉(zhuǎn)開關(guān)構(gòu)成，在從多相倍增電路110輸出的16相時(shí)鐘中，分別選擇輸出例如相位為0度的第1時(shí)鐘(例如偶相位信號(hào))和相位與第1時(shí)鐘相鄰的第2時(shí)鐘(奇相位信號(hào))構(gòu)成的時(shí)鐘對(duì)、與第1時(shí)鐘為指定的相位差(例如180度)的第3時(shí)鐘和相位與第3時(shí)鐘相鄰的第4時(shí)鐘構(gòu)成的時(shí)鐘對(duì)。
圖16是表示本發(fā)明實(shí)施例3的第1開關(guān)120與第1轉(zhuǎn)換器130的連接結(jié)構(gòu)的圖。第2開關(guān)121和第2轉(zhuǎn)換器131也和圖16所示的結(jié)構(gòu)相同。
如圖16所示，第1、第2轉(zhuǎn)換器130及131分別具有輸出將從構(gòu)成第1開關(guān)120的旋轉(zhuǎn)開關(guān)120-1及120-2輸出的第1信號(hào)IN1與第2信號(hào)IN2的時(shí)間差內(nèi)分的第1輸出信號(hào)O1的第1相位調(diào)整用的轉(zhuǎn)換器30-1和輸出將第3信號(hào)IN3與第4信號(hào)IN4的時(shí)間差內(nèi)分的第2輸出信號(hào)O2的第2相位調(diào)整用的轉(zhuǎn)換器30-2。
第1相位調(diào)整用的轉(zhuǎn)換器30-1輸出具有與將輸入信號(hào)IN1和IN2的前沿的時(shí)間差內(nèi)分的相位對(duì)應(yīng)的前沿的第1輸出信號(hào)O1，第2相位調(diào)整用的轉(zhuǎn)換器30-2輸出具有與將輸入信號(hào)IN3和IN4的前沿的時(shí)間差內(nèi)分的相位對(duì)應(yīng)的前沿的第2輸出信號(hào)O2。
第1輸出信號(hào)O1和第2輸出信號(hào)O2輸入圖15所示的多重化電路140，合成為由第1輸出信號(hào)O1和第2輸出信號(hào)O2的前沿決定的脈沖信號(hào)(例如占空比為50％的信號(hào))，重疊為1條信號(hào)而輸出。
旋轉(zhuǎn)開關(guān)120-1和120-2的結(jié)構(gòu)與參照?qǐng)D3說(shuō)明的旋轉(zhuǎn)開關(guān)20′-1和20′-2基本上相同，輸入16相的多相時(shí)鐘，選擇奇相位、偶相位的2對(duì)時(shí)鐘，供給2個(gè)相位調(diào)整用的轉(zhuǎn)換器30-1和30-2。
在轉(zhuǎn)換器130中，在將輸入時(shí)鐘1與轉(zhuǎn)換器130的輸出向相位差調(diào)整為0度時(shí)，作為從旋轉(zhuǎn)開關(guān)120-1輸出的第1信號(hào)IN1，就選擇從多相倍增電路110輸出的16相時(shí)鐘中0相位的第1個(gè)時(shí)鐘，作為從旋轉(zhuǎn)開關(guān)120-2選擇輸出的第2信號(hào)IN2，就選擇與IN1相鄰的360/16度的時(shí)鐘(第2個(gè)時(shí)鐘)，供給轉(zhuǎn)換器130。對(duì)于轉(zhuǎn)換器131也一樣。
時(shí)鐘的占空比為50％時(shí)，作為從旋轉(zhuǎn)開關(guān)120-1選擇輸出的第3信號(hào)IN3，就選擇從多相倍增電路110輸出的16相時(shí)鐘中180度相位的信號(hào)(16相的時(shí)鐘中的第9個(gè)時(shí)鐘)，作為從旋轉(zhuǎn)開關(guān)120-2選擇輸出的第4信號(hào)IN4，就選擇相位與信號(hào)IN3相鄰的信號(hào)(例如第10個(gè)時(shí)鐘)，供給轉(zhuǎn)換器130。第1和第2信號(hào)IN1及IN2、第3和第4信號(hào)IN3及IN4分別選擇相位相互相鄰的信號(hào)，但是，第1信號(hào)IN1和第3信號(hào)IN3可以根據(jù)相對(duì)于輸入時(shí)鐘1而設(shè)定的相位(例如0度)和占空比的值(例如在占空比50％時(shí)為180度)任意選擇。對(duì)于轉(zhuǎn)換器131也一樣。
第1和第2相位調(diào)整用轉(zhuǎn)換器30-1及30-2和參照?qǐng)D12說(shuō)明的轉(zhuǎn)換器30相同。在本實(shí)施例中，轉(zhuǎn)換器30根據(jù)控制信號(hào)的控制，2個(gè)輸入信號(hào)的時(shí)間差T的內(nèi)分比按16分度可變。
這時(shí)，在開關(guān)120及121中，選擇相位(360度的1/16)相鄰的時(shí)鐘對(duì)，在第1和第2轉(zhuǎn)換器130及131中，按16分度內(nèi)分時(shí)鐘對(duì)的相位差，可以按360度(輸入時(shí)鐘的1個(gè)周期)的1/256(=16×16)的分解率進(jìn)行相位調(diào)整。
現(xiàn)在，再回到圖15，時(shí)鐘控制電路還具有將將從第1轉(zhuǎn)換器130的第1和第2相位調(diào)整用的轉(zhuǎn)換器輸出的第1和第2信號(hào)疊加而輸出的第1多重化電路140和將從第2轉(zhuǎn)換器131的第1和第2相位調(diào)整用的轉(zhuǎn)換器輸出的第1和第2信號(hào)疊加而輸出的第2多重化電路141。
另外，還具有檢測(cè)多重化電路140的輸出與輸入時(shí)鐘的相位差的相位比較電路150、將從相位比較電路150輸出的UP信號(hào)和DOWN信號(hào)平滑的數(shù)字濾波器160、根據(jù)從數(shù)字濾波器160輸出的UP信號(hào)和DOWN信號(hào)進(jìn)行上升計(jì)數(shù)(上升移位)和下降計(jì)數(shù)(下降移位)的第1計(jì)數(shù)器170和裝入偏移值并根據(jù)從濾波器160輸出的UP信號(hào)和DOWN信號(hào)進(jìn)行上升計(jì)數(shù)(上升移位)和下降計(jì)數(shù)(下降移位)的有偏移的第2計(jì)數(shù)器171，根據(jù)第1計(jì)數(shù)器170的計(jì)數(shù)輸出進(jìn)行第1開關(guān)120的切換和上述第1轉(zhuǎn)換器130的相位調(diào)整，根據(jù)第2計(jì)數(shù)器171的計(jì)數(shù)輸出進(jìn)行上述第2相位調(diào)整用的轉(zhuǎn)換器131的內(nèi)分比的設(shè)定和上述第2開關(guān)121的時(shí)鐘輸出的切換。
從多重化電路141輸出相位從輸入時(shí)鐘1偏離了由偏移值規(guī)定的角度的時(shí)鐘。
向進(jìn)行16相的多相倍增電路110的輸出的切換的開關(guān)120及121和16分度的轉(zhuǎn)換器130及131輸出控制信號(hào)的計(jì)數(shù)器170及171由例如8位的移位寄存器型計(jì)數(shù)器構(gòu)成，高位的4位用于開關(guān)(旋轉(zhuǎn)開關(guān))120及121的切換控制，低位的4位用于16分度的轉(zhuǎn)換器130及131的內(nèi)分比的設(shè)定用的控制信號(hào)。
在本發(fā)明的實(shí)施例3中，作為根據(jù)輸入時(shí)鐘1生成多相時(shí)鐘的多相倍增電路110，如上所述，可以使用倍增用轉(zhuǎn)換器，但是，并不限于倍增用轉(zhuǎn)換器。例如，對(duì)于將例如PLL、DLL的多相時(shí)鐘供給開關(guān)120及121的結(jié)構(gòu)，當(dāng)然也可以應(yīng)用轉(zhuǎn)換器130及131等結(jié)構(gòu)。
圖17是表示將在本發(fā)明中使用的相位調(diào)整用的轉(zhuǎn)換器集成化的設(shè)計(jì)圖的一例的圖，表示0度和180度調(diào)整用的轉(zhuǎn)換器(16分度轉(zhuǎn)換器)(圖16所示的結(jié)構(gòu))的設(shè)計(jì)圖形的一例。
下面，說(shuō)明本發(fā)明的實(shí)施例4。圖18是表示本發(fā)明實(shí)施例4的結(jié)構(gòu)的圖。在本發(fā)明實(shí)施例4中，作為控制電路，具有二進(jìn)制計(jì)數(shù)器和譯碼器，具有0度微調(diào)用的轉(zhuǎn)換器和自由設(shè)定為任意的角度的轉(zhuǎn)換器，任意的角度通過(guò)控制電路中每次相位調(diào)整時(shí)加法電路的運(yùn)算來(lái)設(shè)定，同時(shí)，為了利用時(shí)鐘樹形合成(將延遲均等化用的緩沖器適當(dāng)?shù)嘏渲玫綐錉畹臅r(shí)鐘除數(shù)路徑中降低時(shí)鐘變形的設(shè)計(jì)方法)等調(diào)整配置的時(shí)鐘傳輸路徑(稱為「CTS」)的延遲，具有延遲量與CTS相同的虛擬電路。
更詳細(xì)而言，如圖18所示，就是具有生成并輸出將輸入時(shí)鐘1倍增而成的多相時(shí)鐘的多相倍增電路110、輸入從多相倍增電路110輸出的多相時(shí)鐘并選擇輸出其中的多個(gè)時(shí)鐘的第1和第2開關(guān)120及121、輸入第1開關(guān)120的輸出信號(hào)(第1～第4信號(hào))的第1轉(zhuǎn)換器130和輸入第2開關(guān)121的輸出信號(hào)(第1～第4信號(hào))的第2轉(zhuǎn)換器131。在本發(fā)明的實(shí)施例4中，將輸入時(shí)鐘1倍增而發(fā)生16相的多相時(shí)鐘的多相倍增電路110(也稱為「16相發(fā)生多相倍增電路」)由由在上述實(shí)施例中說(shuō)明的倍增用轉(zhuǎn)換器構(gòu)成，在圖5所示的倍增用轉(zhuǎn)換器10的結(jié)構(gòu)中，具有1/16分頻器和16相時(shí)鐘倍增電路。
第1、第2開關(guān)120及121和第1、第2轉(zhuǎn)換器130及131的結(jié)構(gòu)和圖16所示的結(jié)構(gòu)相同，具有將從第1、第2相位調(diào)整用的轉(zhuǎn)換器30-1及30-2輸出的第1和第2信號(hào)疊加的多重化電路140和將從第2轉(zhuǎn)換器131的第1、第2相位調(diào)整用的轉(zhuǎn)換器30-1將30-2輸出的第1和第2信號(hào)疊加的多重化電路141。
接收時(shí)鐘供給的時(shí)鐘傳輸路徑(CTS)201與第2轉(zhuǎn)換器131的輸出側(cè)即多重化電路141的輸出連接，作為與時(shí)鐘傳輸路徑201等價(jià)的延遲時(shí)間的虛擬電路的CTS虛擬電路200與第1轉(zhuǎn)換器130的輸出側(cè)即多重化電路140的輸出連接。
并且，具有檢測(cè)CTS虛擬電路200的輸出與輸入時(shí)鐘1的相位差的相位比較電路150、將從相位比較電路150輸出的UP信號(hào)和DOWN信號(hào)平滑的數(shù)字濾波器160、根據(jù)從數(shù)字濾波器160輸出的UP信號(hào)和DOWN信號(hào)進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的計(jì)數(shù)器170、將計(jì)數(shù)器170的計(jì)數(shù)輸出譯碼的第1譯碼器192、將計(jì)數(shù)器170的計(jì)數(shù)輸出與輸入偏移值相加的加法電路180和將加法電路180的輸出譯碼的第2譯碼器191。
根據(jù)第1譯碼器192的譯碼輸出進(jìn)行第1開關(guān)120的切換和第1轉(zhuǎn)換器130的相位調(diào)整(時(shí)間差的內(nèi)分比的設(shè)定)，根據(jù)第2譯碼器191的譯碼輸出進(jìn)行第2轉(zhuǎn)換器131的相位調(diào)整(內(nèi)分比的設(shè)定)和第2開關(guān)121的切換。
在本發(fā)明的實(shí)施例4中，在從CTS201接收時(shí)鐘的供給的鎖存電路等(應(yīng)用電路)中，對(duì)該時(shí)鐘相對(duì)于輸入時(shí)鐘1設(shè)定偏移量的相位差(角度差)。另外，計(jì)數(shù)器170的計(jì)數(shù)輸出(第1計(jì)數(shù)器170計(jì)數(shù)CTS虛擬電路200的輸出與輸入時(shí)鐘1的相位差)與偏移量的角度相加后的值由第2譯碼器191進(jìn)行譯碼，并調(diào)整CTS201的輸出時(shí)鐘的相位，所以，即使噪音等插入，在CTS201的輸出時(shí)鐘中也可以可靠地確保偏移量的相位差。
在圖18中，構(gòu)成轉(zhuǎn)換器130及131的各轉(zhuǎn)換器的第1、第2相位調(diào)整用轉(zhuǎn)換器30-1及30-2(參見圖16)由16分度的轉(zhuǎn)換器構(gòu)成，計(jì)數(shù)器170的輸出為8位，加法電路180的輸出為8位，偏移信號(hào)也采用8位，按256分度進(jìn)行相位調(diào)整。在本發(fā)明中，多相倍增電路110不限于16相的多相時(shí)鐘的發(fā)生，另外，轉(zhuǎn)換器的結(jié)構(gòu)當(dāng)然也不限于16分度的轉(zhuǎn)換器。
作為計(jì)數(shù)器170與第1譯碼器192的譯碼輸出的關(guān)系，每上升計(jì)數(shù)1個(gè)計(jì)數(shù)器輸出，就向轉(zhuǎn)換器130輸出控制信號(hào)C，以使向延遲時(shí)鐘1周期tCK的指定量分之一(例如，在生成16相的倍增時(shí)鐘的多相倍增電路110和16分度的轉(zhuǎn)換器的結(jié)構(gòu)中，就是時(shí)鐘周期tCK的1/256)的一方移位。
在圖18所示的16相的多相倍增電路110和16分度的轉(zhuǎn)換器130及131的結(jié)構(gòu)中，計(jì)數(shù)器170由另外8位二進(jìn)制計(jì)數(shù)器構(gòu)成，高位的4位用于開關(guān)(旋轉(zhuǎn)開關(guān))120及121的切換控制，低位的4位用于16分度轉(zhuǎn)換器130及131的內(nèi)分比的設(shè)定。
開關(guān)(旋轉(zhuǎn)開關(guān))120及121的切換控制在16分度轉(zhuǎn)換器130及131的控制信號(hào)C(參見圖1)全部為“1”或“0”時(shí)進(jìn)行切換。
第1、第2譯碼器192及191的低位的位輸出作為16分度轉(zhuǎn)換器130及131的控制信號(hào)而輸入，利用例如溫度計(jì)式的移位，根據(jù)高位的位的奇偶性(高位的4位的最低一位為“0”或“1”)，移位方向的上行和下行也可以相反。
第1、第2譯碼器192及191的高位的位輸出作為開關(guān)(旋轉(zhuǎn)開關(guān))120及121的切換控制信號(hào)，各移位2位，選擇輸出多相時(shí)鐘中的奇信號(hào)和偶信號(hào)的時(shí)鐘對(duì)。
在第1、第2譯碼器192及191和開關(guān)120及121的控制信號(hào)及16分度轉(zhuǎn)換器130及131間也可以插入定時(shí)電路，抑制信號(hào)切換時(shí)等的噪音。
下面，說(shuō)明本發(fā)明的實(shí)施例5。圖19是表示本發(fā)明實(shí)施例5的結(jié)構(gòu)的圖。本發(fā)明的實(shí)施例5具有用于調(diào)整時(shí)鐘傳輸路徑(CTS)的相位的轉(zhuǎn)換器及其控制電路。
更詳細(xì)而言，如圖19所示，在本發(fā)明的實(shí)施例5中，具有生成并輸出將輸入時(shí)鐘倍增而成的多相時(shí)鐘的多相倍增電路110、輸入從多相倍增電路110輸出的多相時(shí)鐘并選擇輸出其中的多個(gè)時(shí)鐘的第1～第3開關(guān)120～122、輸入第1開關(guān)120的輸出信號(hào)(第1～第4信號(hào))的第1轉(zhuǎn)換器130、輸入第2開關(guān)121的輸出信號(hào)(第1～第4信號(hào))的第2轉(zhuǎn)換器131、輸入第3開關(guān)122的輸出信號(hào)的第3轉(zhuǎn)換器132。在本發(fā)明的實(shí)施例5中，將輸入時(shí)鐘棕繃而發(fā)生16相的多相時(shí)鐘的多相倍增電路110(也稱為「16相發(fā)生多相倍增電路」)由在上述實(shí)施例中說(shuō)明的倍增用轉(zhuǎn)換器構(gòu)成，在圖5所示的倍增用轉(zhuǎn)換器10的結(jié)構(gòu)中，具有1/16分頻器和16相時(shí)鐘倍增電路。
第1～第3轉(zhuǎn)換器130～132的結(jié)構(gòu)和圖16所示的結(jié)構(gòu)相同，在第1～第3轉(zhuǎn)換器130～132中，具有將從第1、第2相位調(diào)整用的轉(zhuǎn)換器30-1及30-2輸出的第1、第2信號(hào)疊加的多重化電路140～142。
接收時(shí)鐘供給的時(shí)鐘傳輸路徑(時(shí)鐘樹形合成配線)201與連接在第3轉(zhuǎn)換器132的輸出端的多重化電路142連接。
此外，還具有檢測(cè)與第1轉(zhuǎn)換器130連接的多重化電路140的輸出與上述輸入時(shí)鐘的相位差的第1相位比較電路150、將從第1相位比較電路150輸出的UP信號(hào)和DOWN信號(hào)平滑的第1數(shù)字濾波器160、根據(jù)從第1數(shù)字濾波器160輸出的UP信號(hào)和DOWN信號(hào)進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的第1計(jì)數(shù)器170、將第1計(jì)數(shù)器170的計(jì)數(shù)輸出譯碼的第1譯碼器190、將第1計(jì)數(shù)器170的計(jì)數(shù)輸出與輸入偏移值相加的加法電路180和將加法電路180的輸出譯碼的第2譯碼器191。根據(jù)第1譯碼器190的譯碼輸出進(jìn)行第1轉(zhuǎn)換器130的相位調(diào)整和第1開關(guān)120的切換，根據(jù)第2譯碼器191的譯碼輸出進(jìn)行第2轉(zhuǎn)換器131的相位調(diào)整和第2開關(guān)121的切換。
在本發(fā)明的實(shí)施例5中，還具有檢測(cè)時(shí)鐘傳輸路徑(CTS)201的輸出與第2轉(zhuǎn)換器131的輸出的相位差的第2相位比較電路151、將從第2相位比較電路151輸出的UP信號(hào)和DOWN信號(hào)平滑的第2數(shù)字濾波器161、根據(jù)從第2數(shù)字濾波器161輸出的UP信號(hào)和DOWN信號(hào)進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的第2計(jì)數(shù)器171和將第2計(jì)數(shù)器171的計(jì)數(shù)輸出譯碼的第3譯碼器193，根據(jù)第3譯碼器193的譯碼輸出進(jìn)行第3轉(zhuǎn)換器132的相位調(diào)整和第3開關(guān)122的切換。
在本發(fā)明的實(shí)施例5中，通過(guò)將時(shí)鐘傳輸路徑(CTS)201的輸出與具有相對(duì)于輸入時(shí)鐘偏移量的相位差的信號(hào)進(jìn)行相位比較，控制其具有指定的相位差(角度)。
下面，說(shuō)明本發(fā)明的實(shí)施例6。圖20是表示本發(fā)明實(shí)施例6的結(jié)構(gòu)的圖。本發(fā)明的實(shí)施例6采用利用輸入信號(hào)的前沿期間和后沿期間的平均來(lái)附加相位偏移的結(jié)構(gòu)，在輸入時(shí)鐘的占空比有變化時(shí)，就可以例如按輸入時(shí)鐘的前沿和下一個(gè)前沿的中間的相位將數(shù)據(jù)鎖定，從而可以可靠地進(jìn)行數(shù)據(jù)的鎖定。
如圖20所示，具有生成并輸出將輸入時(shí)鐘1倍增而成的多相時(shí)鐘的多相倍增電路110、輸入從多相倍增電路110輸出的多相時(shí)鐘并選擇輸出其中的多個(gè)時(shí)鐘的第1～第4開關(guān)120～123、輸入第1～第4開關(guān)的輸出的第1～第4轉(zhuǎn)換器130～133和將從第1～第4轉(zhuǎn)換器130～133的第1和第2相位調(diào)整用的轉(zhuǎn)換器輸出的第1和第2信號(hào)疊加的多重化電路140～143。在本發(fā)明的實(shí)施例5中，將輸入時(shí)鐘倍增而發(fā)生16相的多相時(shí)鐘的多相倍增電路110(也稱為「16相發(fā)生多相倍增電路」)由在上述實(shí)施例中說(shuō)明的倍增用轉(zhuǎn)換器構(gòu)成，在圖5所示的倍增用轉(zhuǎn)換器10的結(jié)構(gòu)中，具有1/16分頻器和16相時(shí)鐘倍增電路。另外，第1～第4轉(zhuǎn)換器130～133的結(jié)構(gòu)和圖16所示的結(jié)構(gòu)相同。
接收時(shí)鐘供給的時(shí)鐘傳輸路徑(CTS)201與連接在第4轉(zhuǎn)換器133的輸出端的多重化電路143連接。
另外，還具有檢測(cè)連接在第1轉(zhuǎn)換器130的輸出端的多重化電路140的輸出與輸入時(shí)鐘1的前沿的相位差的第1相位比較電路150、將從第1相位比較電路150輸出的UP信號(hào)和DOWN信號(hào)平滑的第1數(shù)字濾波器160、根據(jù)從第1數(shù)字濾波器160輸出的UP信號(hào)和DOWN信號(hào)進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的第1計(jì)數(shù)器170、檢測(cè)第2轉(zhuǎn)換器131的輸出與輸入時(shí)鐘1的后沿的相位差的第2相位比較電路151、將將從第2相位比較電路151輸出的UP信號(hào)和DOWN信號(hào)平滑的第2數(shù)字濾波器161、根據(jù)從第2數(shù)字濾波器161輸出的UP信號(hào)和DOWN信號(hào)進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的第2計(jì)數(shù)器171、將第1計(jì)數(shù)器170的計(jì)數(shù)輸出和第2計(jì)數(shù)器171的計(jì)數(shù)輸出的值平均而輸出的平均化電路210、將第1計(jì)數(shù)器170的輸出譯碼的第1譯碼器190、將第2計(jì)數(shù)器171的輸出譯碼的第2譯碼器191和將平均化電路210的輸出譯碼的第3譯碼器192。
根據(jù)第1譯碼器190的譯碼輸出進(jìn)行第1轉(zhuǎn)換器130的相位調(diào)整和第1開關(guān)120的切換，根據(jù)第2譯碼器191的譯碼輸出進(jìn)行第2轉(zhuǎn)換器131的相位調(diào)整和第2開關(guān)121的切換，根據(jù)第3譯碼器192的譯碼輸出進(jìn)行第3轉(zhuǎn)換器132的相位調(diào)整和第3開關(guān)122的切換。
此外，還具有檢測(cè)CTS201的輸出與連接在第3轉(zhuǎn)換器的輸出端的多重化電路142的輸出的相位差第3相位比較電路152、將從第3相位比較電路152輸出的UP信號(hào)和DOWN信號(hào)平滑的第3數(shù)字濾波器162、根據(jù)從第3數(shù)字濾波器162輸出的UP信號(hào)和DOWN信號(hào)進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的第3計(jì)數(shù)器172和將第3計(jì)數(shù)器的計(jì)數(shù)輸出譯碼的第4譯碼器193，根據(jù)第4譯碼器193的譯碼輸出進(jìn)行第4轉(zhuǎn)換器133的相位調(diào)整和第4開關(guān)123的切換。
圖21是表示本發(fā)明實(shí)施例6的定時(shí)動(dòng)作的一例的圖。即使輸入時(shí)鐘IN的周期和占空比等發(fā)生變化(偏差)、與該時(shí)鐘同步地發(fā)送的數(shù)據(jù)的周期等也發(fā)生偏差時(shí)，在本發(fā)明的實(shí)施例6中，設(shè)定為根據(jù)基于將輸入時(shí)鐘倍增的多相時(shí)鐘而與輸入時(shí)鐘的前沿同步的信號(hào)(AR)(脈沖寬度為a、占空比為50％)和與輸入時(shí)鐘的后沿同步的信號(hào)(AF)(脈沖寬度為b、占空比為50％)與輸入時(shí)鐘的相位差的平均值由轉(zhuǎn)換器132進(jìn)行了相位調(diào)整的信號(hào)(B)(脈沖寬度為a+b、占空比為50％)從多重化電路142輸出，該信號(hào)(B)與CTS201的輸出的相位差成為指定值(例如兩者一致)。因此，即使占空比發(fā)生變化，在將CTS201的輸出時(shí)鐘C作為鎖定定時(shí)時(shí)鐘將數(shù)據(jù)(DATA)鎖定的鎖存電路中，可以在數(shù)據(jù)(DATA)的1周期的正中間進(jìn)行采樣。
下面，說(shuō)明本發(fā)明的實(shí)施例7。圖22是用于說(shuō)明本發(fā)明的實(shí)施例7的說(shuō)明圖。圖22(a)是利用轉(zhuǎn)換器抑制占空比的變化的影響、由鎖存電路(圖中未示出)可靠地將數(shù)據(jù)鎖定的結(jié)構(gòu)的例子。
更詳細(xì)而言，如圖22(a)所示，具有使數(shù)據(jù)(DATA)的前沿延遲并作為信號(hào)A而輸出的第1轉(zhuǎn)換器211、將輸入時(shí)鐘(IN)的時(shí)鐘脈沖的前沿(圖22中的前沿)與該時(shí)鐘脈沖的后沿(圖22中的后沿)間的時(shí)間差內(nèi)分的第2轉(zhuǎn)換器212、將輸入時(shí)鐘(IN)的時(shí)鐘脈沖的后沿(圖22中的后沿)與下一個(gè)時(shí)鐘脈沖的前沿(圖22中的前沿)間的時(shí)間差內(nèi)分的第3轉(zhuǎn)換器213和將第2及第3轉(zhuǎn)換器212及213的輸出疊加作為1條信號(hào)B而輸出的多重化電路214。
第2轉(zhuǎn)換器212在例如圖12所示的轉(zhuǎn)換器的結(jié)構(gòu)中是輸出具有與將輸入信號(hào)IN1的前沿和輸入信號(hào)IN2的后沿的時(shí)間差內(nèi)分的相位對(duì)應(yīng)的前沿的信號(hào)的轉(zhuǎn)換器，通過(guò)將輸入信號(hào)IN2反相的信號(hào)輸入邏輯和電路OR01的輸入端和N溝道MOS晶體管MN28、MN30、MN32的柵極而構(gòu)成。第3轉(zhuǎn)換器213在圖11所示的轉(zhuǎn)換器的結(jié)構(gòu)中是輸出具有與將輸入信號(hào)IN1的后沿和輸入信號(hào)IN2的前沿的時(shí)間差內(nèi)分的相位對(duì)應(yīng)的后沿的信號(hào)的轉(zhuǎn)換器，通過(guò)將輸入信號(hào)IN2反相的信號(hào)輸入否定邏輯積電路NAND01的輸入端和反相器INV02而構(gòu)成。
如圖22(b)所示，通過(guò)用從多重化電路214輸出的時(shí)鐘B將第1轉(zhuǎn)換器211的數(shù)據(jù)輸出A進(jìn)行采樣，在鎖存電路中，抑制時(shí)鐘的占空比的變化的影響，可靠地鎖定數(shù)據(jù)。即，由于在數(shù)據(jù)A的循環(huán)的例如中央(中心)時(shí)刻時(shí)鐘B上升和下降，所以，即使時(shí)鐘的占空比發(fā)生變化，也不會(huì)在不正確的時(shí)刻來(lái)鎖定數(shù)據(jù)。在圖22(b)所示的例子中，使用時(shí)鐘B的前沿和后沿對(duì)數(shù)據(jù)A進(jìn)行采樣，但是，對(duì)于僅用時(shí)鐘B的前沿進(jìn)行采樣的系統(tǒng)同樣也可以應(yīng)用。
下面，說(shuō)明本發(fā)明的實(shí)施例8。圖23是用于說(shuō)明本發(fā)明的實(shí)施例8的設(shè)計(jì)概略圖。圖24是表示圖23所示的設(shè)計(jì)的電路結(jié)構(gòu)的圖。如圖23和圖24所示，在芯片300內(nèi)具有輸入外部時(shí)鐘的多相倍增電路10，向內(nèi)部電路供給時(shí)鐘的電路具有從多相倍增電路10輸入多相時(shí)鐘的開關(guān)201和轉(zhuǎn)換器301，此外，在配置在芯片中的宏塊301及302內(nèi)，也具有從多相倍增電路10輸入多相(n相)時(shí)鐘的開關(guān)202及203和轉(zhuǎn)換器302及303。在本發(fā)明的實(shí)施例8中，將相位調(diào)整用的轉(zhuǎn)換器30分散配置在宏塊內(nèi)，可以控制各宏塊內(nèi)的時(shí)鐘的相位，同時(shí)可以進(jìn)行多個(gè)宏塊間的時(shí)鐘的相位調(diào)整。
如上所述，按照上述結(jié)構(gòu)的本發(fā)明，可以獲得下述效果。
本發(fā)明的第1個(gè)效果是，通過(guò)采用使用轉(zhuǎn)換器進(jìn)行倍增和多相時(shí)鐘的生成的結(jié)構(gòu)，便可生成沒(méi)有以往成為問(wèn)題的環(huán)路偏差和中心頻率變化的時(shí)鐘。
另外，本發(fā)明的第2個(gè)效果是，接收2個(gè)開關(guān)的輸出將相位差進(jìn)行內(nèi)分的轉(zhuǎn)換器通過(guò)采用不僅周期的設(shè)定而且內(nèi)分比都可以根據(jù)控制電路的控制信號(hào)可變地控制的結(jié)構(gòu)，便可進(jìn)行時(shí)鐘相位的精細(xì)的調(diào)整。
本發(fā)明的第3個(gè)效果是，在多相時(shí)鐘生成時(shí)不具有PLL、DLL等那樣的反饋環(huán)路，可以即時(shí)地輸出倍增和多相時(shí)鐘。
本發(fā)明的第4個(gè)效果是，利用將相位差內(nèi)分的轉(zhuǎn)換器將偏差平均化，可以大大降低時(shí)鐘循環(huán)間的偏差。
本發(fā)明的第5個(gè)效果是，可以生成相對(duì)于輸入時(shí)鐘偏離任意的偏移相位的時(shí)鐘信號(hào)。
本發(fā)明的第6個(gè)效果是，可以將從時(shí)鐘樹等時(shí)鐘傳輸路徑輸出的時(shí)鐘設(shè)定為相對(duì)于輸入時(shí)鐘偏離指定偏移量的相位。
本發(fā)明的第7個(gè)效果是，即使時(shí)鐘的占空比變化時(shí)，也可以可靠鎖定數(shù)據(jù)。
權(quán)利要求
1．一種時(shí)鐘控制電路，其特征在于在包含多個(gè)輸出將2個(gè)信號(hào)間的相位差內(nèi)分的信號(hào)的電路的倍增用轉(zhuǎn)換器中，包含根據(jù)輸入時(shí)鐘生成相位相互不同的多個(gè)倍增時(shí)鐘，包含輸入從所述倍增用轉(zhuǎn)換器輸出的相位相互不同的多個(gè)倍增時(shí)鐘中的2個(gè)時(shí)鐘而輸出將所述2個(gè)時(shí)鐘間的相位差內(nèi)分的信號(hào)的至少1個(gè)相位調(diào)整用轉(zhuǎn)換器。
2．一種時(shí)鐘控制電路，其特征在于具有包含多個(gè)輸出將2個(gè)信號(hào)間的相位差內(nèi)分的信號(hào)的電路的生成并輸出將輸入時(shí)鐘倍增而成的多相時(shí)鐘的倍增用轉(zhuǎn)換器、和輸入從所述倍增用轉(zhuǎn)換器輸出的多相時(shí)鐘并選擇輸出其中的一對(duì)時(shí)鐘的開關(guān)、同時(shí)具有輸入從所述開關(guān)輸出的時(shí)鐘對(duì)并輸出將所述時(shí)鐘對(duì)間的相位差內(nèi)分的信號(hào)的至少1個(gè)相位調(diào)整用轉(zhuǎn)換器，還具有控制所述相位調(diào)整用轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述開關(guān)的時(shí)鐘輸出的切換的控制電路。
3．一種時(shí)鐘控制電路，其特征在于具有包含多個(gè)輸出將2個(gè)信號(hào)間的相位差內(nèi)分的信號(hào)的電路的生成并輸出將輸入時(shí)鐘倍增而成的多相時(shí)鐘的倍增用轉(zhuǎn)換器、和輸入從所述倍增用轉(zhuǎn)換器輸出的多相時(shí)鐘并輸出從其中選擇的組合的時(shí)鐘對(duì)的1個(gè)或多個(gè)開關(guān)、和分別輸入從所述開關(guān)選擇輸出的多個(gè)時(shí)鐘對(duì)并分別輸出將該時(shí)鐘對(duì)的相位差內(nèi)分的信號(hào)的多個(gè)相位調(diào)整用轉(zhuǎn)換器，和控制所述相位調(diào)整用轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述開關(guān)的時(shí)鐘輸出的切換的控制電路。
4．根據(jù)權(quán)利要求1～3中任一權(quán)利要求所述的時(shí)鐘控制電路，其特征在于所述倍增用轉(zhuǎn)換器具有將輸入時(shí)鐘分頻而生成多相時(shí)鐘的分頻器，和檢測(cè)所述輸入時(shí)鐘的周期的周期檢測(cè)電路，和輸入從所述分頻器輸出的多相時(shí)鐘并生成將所述時(shí)鐘倍增的多相時(shí)鐘的多相時(shí)鐘倍增電路；所述多相時(shí)鐘倍增電路具有輸出將2個(gè)輸入的時(shí)間差分割的信號(hào)的多個(gè)時(shí)間差分割電路和分別將2個(gè)所述時(shí)間差分割電路的輸出疊加而輸出的多重化電路；所述多個(gè)時(shí)間差分割電路具有輸入同一相位的時(shí)鐘的時(shí)間差分割電路和輸入相位相鄰的2個(gè)時(shí)鐘的時(shí)間差分割電路。
5．根據(jù)權(quán)利要求4所述的時(shí)鐘控制電路，其特征在于所述多相時(shí)鐘倍增電路具有輸入n相的時(shí)鐘(第1～第n個(gè)時(shí)鐘)，并輸出將2個(gè)輸入的時(shí)間差分割的信號(hào)的2n個(gè)時(shí)間差分割電路，第2I-1個(gè)(1≤I≤n)時(shí)間差分割電路作為所述2個(gè)輸入而輸入第I個(gè)同一時(shí)鐘，第2I個(gè)(1≤I≤n)時(shí)間差分割電路輸入第I個(gè)時(shí)鐘和第(I+1 mod n)個(gè)(mod表示余數(shù)運(yùn)算，I+1 mod n表示用n除I+1的余數(shù))時(shí)鐘，此外，還具有輸入第J個(gè)(1≤J≤2n)時(shí)間差分割電路的輸出和第(J+2 mod n)個(gè)(J+2 mod n表示用n除J+2的余數(shù))時(shí)間差分割電路的輸出的2n個(gè)脈沖寬度修正電路，和輸入第K個(gè)(1≤K≤n)脈沖寬度修正電路的輸出和第(K+n)個(gè)脈沖寬度修正電路的輸出的n個(gè)多重化電路。
6．根據(jù)權(quán)利要求4或5所述的時(shí)鐘控制電路，其特征在于所述時(shí)間差分割電路具有輸入第1和第2輸入信號(hào)的否定邏輯和電路，和輸入作為所述否定邏輯和電路的輸出的內(nèi)部節(jié)點(diǎn)的電位的反相器，多條串聯(lián)連接的開關(guān)元件和電容并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，由供給所述開關(guān)元件的控制端子的周期控制信號(hào)決定附加到所述內(nèi)部節(jié)點(diǎn)上的電容。
7．根據(jù)權(quán)利要求4或5所述的時(shí)鐘控制電路，其特征在于所述時(shí)間差分割電路具有輸入第1和第2輸入信號(hào)并輸出所述第1和第2輸入信號(hào)的指定的邏輯運(yùn)算結(jié)果的邏輯電路，和連接在第1電源與內(nèi)部節(jié)點(diǎn)間的將所述邏輯電路的輸出信號(hào)輸入控制端子的第1開關(guān)元件，和輸入端與所述內(nèi)部節(jié)點(diǎn)連接的并在所述內(nèi)部節(jié)點(diǎn)電位與閾值的大小關(guān)系顛倒時(shí)將輸出邏輯值反相的緩沖電路，和串聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與第2電源間的由第1恒流源和所述第1輸入信號(hào)控制通/斷的第2開關(guān)元件，和串聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與所述第2電源間的由第2恒流源和所述第2輸入信號(hào)控制通/斷的第3開關(guān)元件，此外，多條串聯(lián)連接的第4開關(guān)元件和電容并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與所述第2電源之間，由供給所述第4開關(guān)元件的控制端子的周期控制信號(hào)決定附加到所述內(nèi)部節(jié)點(diǎn)上的電容。
8．根據(jù)權(quán)利要求7所述的時(shí)鐘控制電路，其特征在于所述第1開關(guān)元件由第1導(dǎo)電型的晶體管構(gòu)成，所述第2～第4開關(guān)元件由第2導(dǎo)電型的晶體管構(gòu)成。
9．根據(jù)權(quán)利要求4或5所述的時(shí)鐘控制電路，其特征在于所述時(shí)間差分割電路具有輸入第1和第2輸入信號(hào)并輸出所述第1和第2輸入信號(hào)的指定的邏輯運(yùn)算結(jié)果的邏輯電路，和連接在第1電源與內(nèi)部節(jié)點(diǎn)間的將所述邏輯電路的輸出信號(hào)輸入柵極的P溝道MOS晶體管，和輸入端與所述內(nèi)部節(jié)點(diǎn)連接的并在所述內(nèi)部節(jié)點(diǎn)電位與閾值的大小關(guān)系顛倒時(shí)將輸出邏輯值反相的緩沖電路，和連接在所述內(nèi)部節(jié)點(diǎn)與地之間的將所述第1輸入信號(hào)的反相信號(hào)輸入柵極并由恒流源驅(qū)動(dòng)的N溝道MOS晶體管和將所述第2輸入信號(hào)的反相信號(hào)輸入柵極并由恒流源驅(qū)動(dòng)的N溝道MOS晶體管；此外，多條串聯(lián)連接的開關(guān)元件和電容并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，由供給所述開關(guān)元件的控制端子的周期控制信號(hào)決定附加到所述內(nèi)部節(jié)點(diǎn)上的電容。
10．根據(jù)權(quán)利要求1～4中任一權(quán)利要求所述的時(shí)鐘控制電路，其特征在于所述相位調(diào)整用轉(zhuǎn)換器具有輸入第1和第2輸入信號(hào)并輸出所述第1和第2輸入信號(hào)的指定的邏輯運(yùn)算結(jié)果的邏輯電路，和連接在第1電源與內(nèi)部節(jié)點(diǎn)間的將所述邏輯電路的輸出信號(hào)輸入控制端子的第1開關(guān)元件，和輸入端與所述內(nèi)部節(jié)點(diǎn)連接的并在所述內(nèi)部節(jié)點(diǎn)電位與閾值的大小關(guān)系顛倒時(shí)將輸出邏輯值反相的緩沖電路，和由多個(gè)由第1恒流源和所述第1輸入信號(hào)控制通/斷的第2開關(guān)元件和由所述控制電路的控制信號(hào)控制通/斷的第3開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與第2電源間，由多個(gè)由第2恒流源和所述第2輸入信號(hào)控制通/斷的第4開關(guān)元件和由所述控制電路的控制信號(hào)控制通/斷的第5開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與第2電源間，此外，多個(gè)由第6開關(guān)元件和電容構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與所述第2電源之間，由供給所述第6開關(guān)元件的控制端子的周期控制信號(hào)控制所述第6開關(guān)元件的通/斷和決定附加到所述內(nèi)部節(jié)點(diǎn)上的電容。
11．根據(jù)權(quán)利要求10所述的時(shí)鐘控制電路，其特征在于所述第1開關(guān)元件由第1導(dǎo)電型的晶體管構(gòu)成，所述第2～第6開關(guān)元件由第2導(dǎo)電型的晶體管構(gòu)成。
12．根據(jù)權(quán)利要求10所述的時(shí)鐘控制電路，其特征在于所述第2開關(guān)元件、所述第3開關(guān)元件、所述第4開關(guān)元件和所述第5開關(guān)元件都至少由指定個(gè)數(shù)(N個(gè))構(gòu)成，由供給所述第3開關(guān)元件組的控制信號(hào)使K個(gè)(K是0～N的數(shù))所述第3開關(guān)元件導(dǎo)通，由供給所述第5開關(guān)元件組的控制信號(hào)使N-K個(gè)所述第5開關(guān)元件導(dǎo)通，輸出與以所述時(shí)間差的1/N為單位根據(jù)所述K將所述第1輸入信號(hào)與所述第2輸入信號(hào)的時(shí)間差內(nèi)分的相位對(duì)應(yīng)的信號(hào)，通過(guò)改變所述K的值來(lái)改變內(nèi)分比。
13．根據(jù)權(quán)利要求1～3中任一權(quán)利要求所述的時(shí)鐘控制電路，其特征在于所述相位調(diào)整用轉(zhuǎn)換器具有輸入第1和第2輸入信號(hào)的邏輯和電路，和連接在電源與內(nèi)部節(jié)點(diǎn)間的將所述邏輯電路的輸出信號(hào)輸入柵極的P溝道MOS晶體管，和輸入端與所述內(nèi)部節(jié)點(diǎn)連接的并在所述內(nèi)部節(jié)點(diǎn)電位與閾值的大小關(guān)系顛倒時(shí)將輸出邏輯值反相的緩沖電路，和多個(gè)由將所述第1輸入信號(hào)輸入柵極并由恒流源驅(qū)動(dòng)的N溝道MOS晶體管和由所述控制電路的控制信號(hào)控制通/斷的開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，多個(gè)由將所述第2輸入信號(hào)輸入柵極并由恒流源驅(qū)動(dòng)的N溝道MOS晶體管和由所述控制電路的控制信號(hào)控制通/斷的開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，此外，多個(gè)由開關(guān)元件和電容構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，由供給所述開關(guān)元件的控制端子的周期控制信號(hào)決定附加到所述內(nèi)部節(jié)點(diǎn)上的電容。
14．根據(jù)權(quán)利要求1～3中任一權(quán)利要求所述的時(shí)鐘控制電路，其特征在于所述相位調(diào)整用轉(zhuǎn)換器具有輸入第1和第2輸入信號(hào)的否定邏輯積電路，和連接在電源與內(nèi)部節(jié)點(diǎn)間的將所述否定邏輯積電路的輸出信號(hào)輸入柵極的P溝道MOS晶體管，和輸入端與所述內(nèi)部節(jié)點(diǎn)連接的并在所述內(nèi)部節(jié)點(diǎn)電位與閾值的大小關(guān)系顛倒時(shí)將輸出邏輯值反相的緩沖電路，和多個(gè)由將由第1反相電路使所述第1輸入信號(hào)反相后的信號(hào)輸入柵極并由恒流源驅(qū)動(dòng)的N溝道MOS晶體管和由所述控制電路的控制信號(hào)控制通/斷的開關(guān)元件構(gòu)成的串聯(lián)電路，并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，多個(gè)由將由第2反相電路使所述第2輸入信號(hào)反相后的信號(hào)輸入柵極并由恒流源驅(qū)動(dòng)的N溝道MOS晶體管和由所述控制電路的控制信號(hào)控制通/斷的開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，此外，多個(gè)由開關(guān)元件和電容構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，由供給所述開關(guān)元件的控制端子的周期控制信號(hào)決定附加到所述內(nèi)部節(jié)點(diǎn)上的電容。
15．根據(jù)權(quán)利要求6～14中任一權(quán)利要求所述的時(shí)鐘控制電路，其特征在于所述周期控制信號(hào)從權(quán)利要求4的所述周期檢測(cè)電路供給。
16．根據(jù)權(quán)利要求2或3所述的時(shí)鐘控制電路，其特征在于所述控制電路在所述相位調(diào)整用轉(zhuǎn)換器的內(nèi)分比達(dá)到設(shè)定的上限或下限而需要進(jìn)行所述相位調(diào)整用轉(zhuǎn)換器的輸出的相位調(diào)整時(shí)，進(jìn)行選擇輸出供給所述相位調(diào)整用轉(zhuǎn)換器的時(shí)鐘的所述開關(guān)的時(shí)鐘輸出的切換。
17．根據(jù)權(quán)利要求2或3所述的時(shí)鐘控制電路，其特征在于所述控制電路根據(jù)所述輸入時(shí)鐘或指定的基準(zhǔn)時(shí)鐘與所述相位調(diào)整用轉(zhuǎn)換器的輸出的相位比較結(jié)果，控制所述相位調(diào)整用轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述開關(guān)的時(shí)鐘輸出的切換。
18．根據(jù)權(quán)利要求2或3所述的時(shí)鐘控制電路，其特征在于所述控制電路具有根據(jù)所述輸入時(shí)鐘或指定的基準(zhǔn)時(shí)鐘與所述相位調(diào)整用轉(zhuǎn)換器的輸出的相位比較結(jié)果改變其值的計(jì)數(shù)器，根據(jù)所述計(jì)數(shù)器的輸出控制所述相位調(diào)整用轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述開關(guān)的時(shí)鐘輸出的切換。
19．根據(jù)權(quán)利要求2或3所述的時(shí)鐘控制電路，其特征在于所述控制電路具有根據(jù)所述輸入時(shí)鐘或指定的基準(zhǔn)時(shí)鐘與所述相位調(diào)整用轉(zhuǎn)換器的輸出的相位比較結(jié)果改變其值的計(jì)數(shù)器，和將所述計(jì)數(shù)器的輸出譯碼的譯碼器，和根據(jù)所述譯碼器的輸出控制所述相位調(diào)整用轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述開關(guān)的時(shí)鐘輸出的切換。
20．根據(jù)權(quán)利要求2或3所述的時(shí)鐘控制電路，其特征在于所述開關(guān)由旋轉(zhuǎn)開關(guān)構(gòu)成，在輸入從所述倍增用轉(zhuǎn)換器輸出的n相的時(shí)鐘并根據(jù)所述控制電路的切換控制信號(hào)將第I個(gè)時(shí)鐘供給所述相位調(diào)整用轉(zhuǎn)換器的第1輸入而將其相鄰的第I+1個(gè)時(shí)鐘供給第2輸入時(shí)，根據(jù)輸出的相位落后或超前的情況切換時(shí)鐘輸出時(shí)，就將所述相位調(diào)整用轉(zhuǎn)換器的所述第1輸入切換控制為第I+2個(gè)時(shí)鐘而將所述第2輸入仍然采用第I+1個(gè)時(shí)鐘或者將所述第1輸入仍然采用第I個(gè)時(shí)鐘而將所述第2輸入切換控制為第I-1個(gè)(其中，I+1、I-1、I+2取1～n的值，用n除的余數(shù))時(shí)鐘。
21．一種轉(zhuǎn)換器，其特征在于具有輸出所述第1和第2輸入信號(hào)的指定的邏輯運(yùn)算結(jié)果的邏輯電路，和連接在第1電源與內(nèi)部節(jié)點(diǎn)間的將所述邏輯電路的輸出信號(hào)輸入控制端子的第1開關(guān)元件，和輸入端與所述內(nèi)部節(jié)點(diǎn)連接的并在所述內(nèi)部節(jié)點(diǎn)電位與閾值的大小關(guān)系顛倒時(shí)將輸出邏輯值反相的緩沖電路，多個(gè)由第1恒流源和所述第1輸入信號(hào)控制通/斷的第2開關(guān)元件與由輸入控制端子的控制信號(hào)控制通/斷的第3開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與第2電源之間，多個(gè)由第2恒流源和所述第2輸入信號(hào)控制通/斷的第4開關(guān)元件與由輸入控制端子的控制信號(hào)控制通/斷的第5開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與所述第2電源之間，此外，多個(gè)由第6開關(guān)元件和電容構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與所述第2電源之間，由供給所述第6開關(guān)元件的控制端子的周期控制信號(hào)控制所述第6開關(guān)元件的通/斷，決定附加到所述內(nèi)部節(jié)點(diǎn)上的電容，利用所述第3開關(guān)元件組與輸入所述第5開關(guān)元件組的控制端子的控制信號(hào)的值的組合，從所述緩沖電路輸出和將所述第1輸入信號(hào)與所述第2輸入信號(hào)的相位差內(nèi)分的相位對(duì)應(yīng)的輸出信號(hào)。
22．根據(jù)權(quán)利要求21所述的轉(zhuǎn)換器，其特征在于所述第2開關(guān)元件、所述第3開關(guān)元件、所述第4開關(guān)元件和所述第5開關(guān)元件都至少由指定個(gè)數(shù)(N個(gè))構(gòu)成，由供給所述第3開關(guān)元件組的控制信號(hào)使K個(gè)(K是0～N的數(shù))所述第3開關(guān)元件導(dǎo)通，由供給所述第5開關(guān)元件組的控制信號(hào)使N-K個(gè)所述第5開關(guān)元件導(dǎo)通，輸出與以所述時(shí)間差的1/N為單位根據(jù)所述K將所述第1輸入信號(hào)與所述第2輸入信號(hào)的時(shí)間差內(nèi)分的相位對(duì)應(yīng)的信號(hào)，通過(guò)改變所述K的值來(lái)改變內(nèi)分比。
23．一種時(shí)鐘控制方法，其特征在于通過(guò)使用包含多個(gè)輸出將2個(gè)信號(hào)間的相位差內(nèi)分的信號(hào)的電路的倍增用轉(zhuǎn)換器，生成將輸入時(shí)鐘倍增而成的多相時(shí)鐘而降低倍增時(shí)鐘的偏差，用開關(guān)選擇從所述倍增用轉(zhuǎn)換器輸出的多相時(shí)鐘中的2個(gè)時(shí)鐘供給相位調(diào)整用的轉(zhuǎn)換器，所述相位調(diào)整用的轉(zhuǎn)換器輸出將所述2個(gè)時(shí)鐘的相位差內(nèi)分的時(shí)鐘，根據(jù)指定的基準(zhǔn)時(shí)鐘與所述相位調(diào)整用的轉(zhuǎn)換器的輸出時(shí)鐘的相位比較結(jié)果可變地控制所述相位調(diào)整用的轉(zhuǎn)換器的內(nèi)分比。
24．一種時(shí)鐘控制方法，其特征在于對(duì)于輸入2個(gè)信號(hào)并輸出將它們的相位差內(nèi)分的信號(hào)的第1～第3轉(zhuǎn)換器，將與時(shí)鐘信號(hào)同步地傳輸?shù)臄?shù)據(jù)信號(hào)共同輸入所述第1轉(zhuǎn)換器，并將所述數(shù)據(jù)信號(hào)延遲輸出，所述時(shí)鐘信號(hào)輸入所述第2轉(zhuǎn)換器，輸出將時(shí)鐘脈沖的前沿與后沿的時(shí)間差內(nèi)分的時(shí)鐘信號(hào)，所述時(shí)鐘信號(hào)輸入所述第3轉(zhuǎn)換器，輸出將所述時(shí)鐘脈沖的后沿與下一個(gè)時(shí)鐘脈沖的前沿的時(shí)間差內(nèi)分的時(shí)鐘信號(hào)，將所述第2和第3轉(zhuǎn)換器的輸出疊加的時(shí)鐘作為鎖定定時(shí)信號(hào)，將從所述第1轉(zhuǎn)換器輸出的數(shù)據(jù)鎖定，鎖定時(shí)刻可以與時(shí)鐘信號(hào)的占空比的變化無(wú)關(guān)地自動(dòng)地調(diào)整到相對(duì)于所述數(shù)據(jù)最佳的位置。
25．一種時(shí)鐘控制電路，其特征在于具有生成并輸出多相時(shí)鐘或生成并輸出通過(guò)倍增而成的多相時(shí)鐘的多相時(shí)鐘生成電路，和輸入從所述多相時(shí)鐘生成電路輸出的多相時(shí)鐘并選擇輸出時(shí)鐘對(duì)的多個(gè)開關(guān)，和分別輸入從所述各開關(guān)輸出的時(shí)鐘對(duì)并分別輸出將該時(shí)鐘輸出對(duì)的相位內(nèi)分的信號(hào)的多個(gè)轉(zhuǎn)換器，和控制所述多個(gè)轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述各開關(guān)的時(shí)鐘輸出的切換的控制電路，從一個(gè)所述轉(zhuǎn)換器輸出的時(shí)鐘調(diào)整為與所述輸入時(shí)鐘間成為指定的相位差，從另一個(gè)所述轉(zhuǎn)換器輸出的時(shí)鐘調(diào)整為相對(duì)于所述輸入時(shí)鐘或相對(duì)于別的轉(zhuǎn)換器的輸出時(shí)鐘具有指定的相位。
26．一種時(shí)鐘控制電路，其特征在于具有生成并輸出多相時(shí)鐘或生成并輸出通過(guò)倍增而成的多相時(shí)鐘的多相時(shí)鐘生成電路，和輸入從所述多相時(shí)鐘生成電路輸出的多相時(shí)鐘并選擇輸出時(shí)鐘對(duì)的第1和第2開關(guān)，和輸入從所述第1開關(guān)輸出的時(shí)鐘對(duì)并將該時(shí)鐘對(duì)間的相位差內(nèi)分從而輸出進(jìn)行了相位調(diào)整的時(shí)鐘信號(hào)的第1轉(zhuǎn)換器，和輸入從所述第2開關(guān)輸出的時(shí)鐘對(duì)并將該時(shí)鐘對(duì)間的相位差內(nèi)分從而輸出進(jìn)行了相位調(diào)整的時(shí)鐘信號(hào)的第2轉(zhuǎn)換器，和檢測(cè)所述第1轉(zhuǎn)換器的輸出與所述輸入時(shí)鐘的相位差的相位比較電路，和將從所述相位比較電路輸出的相位比較結(jié)果信號(hào)平滑的濾波器，和根據(jù)從所述濾波器輸出的相位比較結(jié)果信號(hào)進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的第1計(jì)數(shù)器，和設(shè)定偏移值并根據(jù)從所述濾波器輸出的相位比較結(jié)果信號(hào)進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的第2計(jì)數(shù)器，和根據(jù)所述第1計(jì)數(shù)器的輸出進(jìn)行所述第1轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述第1開關(guān)的時(shí)鐘輸出的切換，根據(jù)所述第2計(jì)數(shù)器的輸出進(jìn)行所述第2轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述第2開關(guān)的時(shí)鐘輸出的切換。
27．一種時(shí)鐘控制電路，其特征在于具有生成并輸出多相時(shí)鐘或生成并輸出通過(guò)倍增而成的多相時(shí)鐘的多相時(shí)鐘生成電路，和輸入從所述多相時(shí)鐘生成電路輸出的多相時(shí)鐘并選擇輸出時(shí)鐘對(duì)的第1和第2開關(guān)，和輸入從所述第1開關(guān)輸出的時(shí)鐘對(duì)并將該時(shí)鐘對(duì)間的相位差內(nèi)分從而輸出進(jìn)行了相位調(diào)整的時(shí)鐘信號(hào)的第1轉(zhuǎn)換器，和輸入從所述第2開關(guān)輸出的時(shí)鐘對(duì)并將該時(shí)鐘對(duì)間的相位差內(nèi)分從而輸出進(jìn)行了相位調(diào)整的時(shí)鐘信號(hào)的第2轉(zhuǎn)換器，接收時(shí)鐘供給的時(shí)鐘傳輸路徑與所述第2轉(zhuǎn)換器的輸出連接，與所述時(shí)鐘傳輸路徑等價(jià)的延遲時(shí)間的虛擬電路與所述第1轉(zhuǎn)換器的輸出連接，此外，還具有檢測(cè)所述虛擬電路的輸出與所述輸入時(shí)鐘的相位差的相位比較電路，和將從所述相位比較電路輸出的相位比較結(jié)果信號(hào)平滑的濾波器，和根據(jù)從所述濾波器輸出的相位比較結(jié)果信號(hào)進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的第1計(jì)數(shù)器，和將所述第1計(jì)數(shù)器的計(jì)數(shù)輸出譯碼的第1譯碼器，和將所述第1計(jì)數(shù)器的計(jì)數(shù)輸出與輸入偏移值相加的加法電路，和將所述加法電路的輸出譯碼的第2譯碼器，根據(jù)所述第1譯碼器的輸出進(jìn)行所述第1轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述第1開關(guān)的時(shí)鐘輸出的切換，根據(jù)所述第2譯碼器的輸出進(jìn)行所述第2轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述第2開關(guān)的時(shí)鐘輸出的切換。
28．一種時(shí)鐘控制電路，其特征在于具有生成并輸出多相時(shí)鐘或生成并輸出通過(guò)倍增而成的多相時(shí)鐘的多相時(shí)鐘生成電路，和輸入從所述多相時(shí)鐘生成電路輸出的多相時(shí)鐘并選擇輸出時(shí)鐘對(duì)的第1～第3開關(guān)，和輸入分別從所述第1～第3開關(guān)輸出的時(shí)鐘對(duì)并將該時(shí)鐘對(duì)間的相位差內(nèi)分從而輸出進(jìn)行了相位調(diào)整的時(shí)鐘信號(hào)的第1～第3轉(zhuǎn)換器，接收時(shí)鐘供給的時(shí)鐘傳輸路徑與所述第3轉(zhuǎn)換器的輸出連接，另外，還具有檢測(cè)所述第1轉(zhuǎn)換器的輸出與所述輸入時(shí)鐘的相位差的第1相位比較電路、將從所述相位比較電路輸出的相位比較結(jié)果信號(hào)平滑的第1濾波器、根據(jù)從所述第1濾波器輸出的相位比較結(jié)果信號(hào)進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的第1計(jì)數(shù)器、將所述第1計(jì)數(shù)器的計(jì)數(shù)輸出譯碼的第1譯碼器、將所述第1計(jì)數(shù)器的計(jì)數(shù)輸出與輸入偏移值相加的加法電路，和將所述加法電路的輸出譯碼的第2譯碼器，根據(jù)所述第1譯碼器的輸出進(jìn)行所述第1轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述第1開關(guān)的時(shí)鐘輸出的切換，根據(jù)所述第2譯碼器的輸出進(jìn)行所述第2轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述第2開關(guān)的時(shí)鐘輸出的切換，此外，還具有檢測(cè)所述時(shí)鐘傳輸路徑的輸出與所述第2轉(zhuǎn)換器的輸出的相位差的第2相位比較電路、將從所述第2相位比較電路輸出的相位比較結(jié)果信號(hào)平滑的第2濾波器、根據(jù)從所述第2濾波器輸出的相位比較結(jié)果信號(hào)進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的第2計(jì)數(shù)器和將所述第2計(jì)數(shù)器的計(jì)數(shù)輸出譯碼的第3譯碼器，根據(jù)所述第3譯碼器的譯碼輸出進(jìn)行所述第3轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述第3開關(guān)的時(shí)鐘輸出的切換。
29．一種時(shí)鐘控制電路，其特征在于具有生成并輸出多相時(shí)鐘或生成并輸出通過(guò)倍增而成的多相時(shí)鐘的多相時(shí)鐘生成電路、輸入從所述多相時(shí)鐘生成電路輸出的多相時(shí)鐘并選擇輸出時(shí)鐘對(duì)的第1～第4開關(guān)、輸入分別從所述第1～第4開關(guān)輸出的時(shí)鐘對(duì)并將該時(shí)鐘對(duì)間的相位差內(nèi)分從而輸出進(jìn)行了相位調(diào)整的時(shí)鐘信號(hào)的第1～第4轉(zhuǎn)換器，接收時(shí)鐘供給的時(shí)鐘傳輸路徑與所述第4轉(zhuǎn)換器的輸出連接，另外，還具有檢測(cè)所述第1轉(zhuǎn)換器的輸出與所述輸入時(shí)鐘的前沿的相位差的第1相位比較電路、將從所述第1相位比較電路輸出的相位比較結(jié)果信號(hào)平滑的第1濾波器、根據(jù)從所述第1濾波器輸出的相位比較結(jié)果信號(hào)進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的第1計(jì)數(shù)器、檢測(cè)出所述第2轉(zhuǎn)換器的輸出與由反相電路將所述輸入時(shí)鐘反相的信號(hào)的后沿的相位差的第2相位比較電路、將從所述第2相位比較電路輸出的相位比較結(jié)果信號(hào)平滑的第2濾波器、根據(jù)從所述第2濾波器輸出的相位比較結(jié)果信號(hào)進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的第2計(jì)數(shù)器、將所述第1計(jì)數(shù)器的計(jì)數(shù)輸出與所述第2計(jì)數(shù)器的計(jì)數(shù)輸出平均的平均化電路、將所述第1計(jì)數(shù)器的輸出譯碼的第1譯碼器、將所述第2計(jì)數(shù)器的輸出譯碼的第2譯碼器，和將所述平均化電路的輸出譯碼的第3譯碼器，根據(jù)所述第1～第3譯碼器的譯碼輸出分別進(jìn)行所述第1～第3轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述第1～第3開關(guān)的時(shí)鐘輸出的切換，此外，還具有檢測(cè)所述時(shí)鐘傳輸路徑的輸出與所述第3轉(zhuǎn)換器的輸出的相位差的第3相位比較電路、將從所述第3相位比較電路輸出的相位比較結(jié)果信號(hào)平滑的第3濾波器、根據(jù)從所述第3濾波器輸出的相位比較結(jié)果信號(hào)進(jìn)行上升計(jì)數(shù)和下降計(jì)數(shù)的第3計(jì)數(shù)器，和將所述第3計(jì)數(shù)器的計(jì)數(shù)輸出譯碼的第4譯碼器，根據(jù)所述第4譯碼器的譯碼輸出進(jìn)行所述第4轉(zhuǎn)換器的內(nèi)分比的設(shè)定和所述第4開關(guān)的時(shí)鐘輸出的切換。
30．根據(jù)權(quán)利要求26或27所述的時(shí)鐘控制電路，其特征在于所述第1和第2開關(guān)在從所述多相時(shí)鐘生成電路輸出的多相時(shí)鐘中分別選擇輸出由第1信號(hào)和相位與所述第1信號(hào)相鄰的第2信號(hào)構(gòu)成的第1時(shí)鐘對(duì)，和由與所述第1信號(hào)為指定的相位差的第3信號(hào)和相位與所述第3信號(hào)相鄰的第4信號(hào)構(gòu)成的第2時(shí)鐘對(duì)，所述第1和第2轉(zhuǎn)換器分別具有輸出將所述第1時(shí)鐘對(duì)的時(shí)間差內(nèi)分的第1輸出信號(hào)的第1相位調(diào)整用轉(zhuǎn)換器，和輸出將所述第2時(shí)鐘對(duì)的時(shí)間差內(nèi)分的第2輸出信號(hào)的第2相位調(diào)整用轉(zhuǎn)換器，此外，還具有將分別從所述第1轉(zhuǎn)換器的所述第1和第2相位調(diào)整用轉(zhuǎn)換器輸出的第1和第2輸出信號(hào)疊加而輸出的第1多重化電路，和將分別從所述第2轉(zhuǎn)換器的所述第1和第2相位調(diào)整用轉(zhuǎn)換器輸出的第1和第2輸出信號(hào)疊加而輸出的第2多重化電路。
31．根據(jù)權(quán)利要求2 8所述的時(shí)鐘控制電路，其特征在于所述第1～第3開關(guān)在從所述多相時(shí)鐘生成電路輸出的多相時(shí)鐘中分別選擇輸出由第1信號(hào)和相位與所述第1信號(hào)相鄰的第2信號(hào)構(gòu)成的第1時(shí)鐘對(duì)，和由與所述第1信號(hào)為指定的相位差的第3信號(hào)和相位與所述第3信號(hào)相鄰的第4信號(hào)構(gòu)成的第2時(shí)鐘對(duì)，所述第1和第2轉(zhuǎn)換器分別具有輸出將所述第1時(shí)鐘對(duì)的時(shí)間差內(nèi)分的第1輸出信號(hào)的第1相位調(diào)整用轉(zhuǎn)換器，和輸出將所述第2時(shí)鐘對(duì)的時(shí)間差內(nèi)分的第2輸出信號(hào)的第2相位調(diào)整用轉(zhuǎn)換器，對(duì)于所述第1～第3轉(zhuǎn)換器，具有將分別從所述第1和第2相位調(diào)整用轉(zhuǎn)換器輸出的第1和第2輸出信號(hào)疊加而輸出的第1～第3多重化電路。
32．根據(jù)權(quán)利要求2 9所述的時(shí)鐘控制電路，其特征在于所述第1～第4開關(guān)在從所述多相時(shí)鐘生成電路輸出的多相時(shí)鐘中分別選擇輸出由第1信號(hào)和相位與所述第1信號(hào)相鄰的第2信號(hào)構(gòu)成的第1時(shí)鐘對(duì)，和由與所述第1信號(hào)為指定的相位差的第3信號(hào)和相位與所述第3信號(hào)相鄰的第4信號(hào)構(gòu)成的第2時(shí)鐘對(duì)，所述第1和第2轉(zhuǎn)換器分別具有輸出將所述第1時(shí)鐘對(duì)的時(shí)間差內(nèi)分的第1輸出信號(hào)的第1相位調(diào)整用轉(zhuǎn)換器，和輸出將所述第2時(shí)鐘對(duì)的時(shí)間差內(nèi)分的第2輸出信號(hào)的第2相位調(diào)整用轉(zhuǎn)換器，對(duì)于所述第1～第4轉(zhuǎn)換器，具有將分別從所述第1和第2相位調(diào)整用轉(zhuǎn)換器輸出的第1和第2輸出信號(hào)疊加而輸出的第1～第4多重化電路。
33．根據(jù)權(quán)利要求26～29中任一權(quán)利要求所述的時(shí)鐘控制電路，其特征在于所述多相時(shí)鐘生成電路由具有多個(gè)輸出將根據(jù)所述輸入時(shí)鐘生成的多相時(shí)鐘中的2個(gè)信號(hào)的相位差希望內(nèi)分的信號(hào)的時(shí)間差分割電路的多相倍增電路組成的倍增用轉(zhuǎn)換器構(gòu)成。
34．根據(jù)權(quán)利要求26～29中任一權(quán)利要求所述的時(shí)鐘控制電路，其特征在于所述多相時(shí)鐘生成電路具有將輸入時(shí)鐘分頻而生成多相時(shí)鐘的分頻器、檢測(cè)所述輸入時(shí)鐘的周期的周期檢測(cè)電路、輸入所述分頻器的多相時(shí)鐘輸出而生成將所述時(shí)鐘倍增的多相時(shí)鐘的多相時(shí)鐘倍增電路，所述多相時(shí)鐘倍增電路具有輸出將2個(gè)輸入的時(shí)間差內(nèi)分的信號(hào)的多個(gè)時(shí)間差分割電路和將2個(gè)時(shí)間差分割電路的輸出疊加的多個(gè)多重化電路，所述多個(gè)時(shí)間差分割電路由具有輸入同一相位的時(shí)鐘的時(shí)間差分割電路和使用相位相鄰的2個(gè)時(shí)鐘的時(shí)間差分割電路的多相倍增電路而組成的倍增用轉(zhuǎn)換器構(gòu)成。
35．根據(jù)權(quán)利要求34所述的時(shí)鐘控制電路，其特征在于所述多相時(shí)鐘倍增電路具有輸入n相的時(shí)鐘(第1～第n個(gè)時(shí)鐘)并輸出將2個(gè)輸入的時(shí)間差分割的信號(hào)的2n個(gè)時(shí)間差分割電路，第2I-1個(gè)(1≤I≤n)時(shí)間差分割電路作為所述2個(gè)輸入而輸入第I個(gè)同一時(shí)鐘，第2I個(gè)(1≤I≤n)時(shí)間差分割電路輸入第I個(gè)時(shí)鐘和第(I+1 mod n)個(gè)(mod表示余數(shù)運(yùn)算，I+1 mod n表示用n除I+1的余數(shù))時(shí)鐘，此外，還具有輸入第J個(gè)(1≤J≤2n)時(shí)間差分割電路的輸出和第(J+2 mod n)個(gè)(J+2 mod n表示用n除J+2的余數(shù))時(shí)間差分割電路的輸出的2n個(gè)脈沖寬度修正電路和輸入第K個(gè)(1≤K≤n)脈沖寬度修正電路的輸出和第(K+n)個(gè)脈沖寬度修正電路的輸出的n個(gè)多重化電路。
36．根據(jù)權(quán)利要求34或35所述的時(shí)鐘控制電路，其特征在于所述時(shí)間差分割電路具有輸入第1和第2輸入信號(hào)的否定邏輯和電路，和輸入作為所述否定邏輯和電路的輸出的內(nèi)部節(jié)點(diǎn)的電位的反相器，多條串聯(lián)連接的開關(guān)元件和電容并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，由供給所述開關(guān)元件的控制端子的周期控制信號(hào)決定附加到所述內(nèi)部節(jié)點(diǎn)上的電容。
37．根據(jù)權(quán)利要求34或35所述的時(shí)鐘控制電路，其特征在于所述時(shí)間差分割電路具有輸入第1和第2輸入信號(hào)并輸出所述第1和第2輸入信號(hào)的指定的邏輯運(yùn)算結(jié)果的邏輯電路、連接在第1電源與內(nèi)部節(jié)點(diǎn)間的將所述邏輯電路的輸出信號(hào)輸入控制端子的第1開關(guān)元件、輸入端與所述內(nèi)部節(jié)點(diǎn)連接的并在所述內(nèi)部節(jié)點(diǎn)電位與閾值的大小關(guān)系顛倒時(shí)將輸出邏輯值反相的緩沖電路、串聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與第2電源間的由第1恒流源和所述第1輸入信號(hào)控制通/斷的第2開關(guān)元件，和串聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與所述第2電源間的由第2恒流源和所述第2輸入信號(hào)控制通/斷的第3開關(guān)元件，此外，多條由第4開關(guān)元件和電容構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與所述第2電源之間，由供給所述第4開關(guān)元件的控制端子的周期控制信號(hào)決定附加到所述內(nèi)部節(jié)點(diǎn)上的電容。
38．根據(jù)權(quán)利要求26～29中任一權(quán)利要求所述的時(shí)鐘控制電路，其特征在于所述相位調(diào)整用轉(zhuǎn)換器具有輸入第1和第2輸入信號(hào)并輸出所述第1和第2輸入信號(hào)的指定的邏輯運(yùn)算結(jié)果的邏輯電路、連接在第1電源與內(nèi)部節(jié)點(diǎn)間的將所述邏輯電路的輸出信號(hào)輸入控制端子的第1開關(guān)元件、輸入端與所述內(nèi)部節(jié)點(diǎn)連接的并在所述內(nèi)部節(jié)點(diǎn)電位與閾值的大小關(guān)系顛倒時(shí)將輸出邏輯值反相的緩沖電路，由多個(gè)由第1恒流源和所述第1輸入信號(hào)控制通/斷的第2開關(guān)元件和由所述控制電路的控制信號(hào)控制通/斷的第3開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與第2電源間，由多個(gè)由第2恒流源和所述第2輸入信號(hào)控制通/斷的第4開關(guān)元件和由所述控制電路的控制信號(hào)控制通/斷的第5開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與第2電源間，此外，多個(gè)由第6開關(guān)元件和電容構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與所述第2電源之間，由供給所述第6開關(guān)元件的控制端子的周期控制信號(hào)控制所述第6開關(guān)元件的通/斷和決定附加到所述內(nèi)部節(jié)點(diǎn)上的電容。
39．一種時(shí)鐘控制電路，其特征在于具有輸入2個(gè)信號(hào)而輸出將它們的相位差內(nèi)分的信號(hào)的第1～第3轉(zhuǎn)換器，所述第1轉(zhuǎn)換器共同輸入數(shù)據(jù)信號(hào)而將所述數(shù)據(jù)信號(hào)延遲后輸出，所述第2轉(zhuǎn)換器輸入輸入時(shí)鐘信號(hào)，輸出將時(shí)鐘脈沖的前沿與后沿的時(shí)間差內(nèi)分的時(shí)鐘信號(hào)，所述第3轉(zhuǎn)換器輸出將所述時(shí)鐘信號(hào)的時(shí)鐘脈沖的后沿與下一個(gè)時(shí)鐘脈沖的后沿的時(shí)間差內(nèi)分的時(shí)鐘信號(hào)，此外，還具有將所述第2和第3轉(zhuǎn)換器的輸出疊加而輸出的多重化電路，從所述多重化電路輸出的時(shí)鐘信號(hào)作為用于鎖定從所述第1轉(zhuǎn)換器輸出的數(shù)據(jù)的鎖定定時(shí)時(shí)鐘而供給鎖存電路。
40．一種半導(dǎo)體集成電路裝置，其特征在于具有權(quán)利要求1～19或權(quán)利要求25～29中任一權(quán)利要求所述的時(shí)鐘控制電路。
41．一種半導(dǎo)體集成電路裝置，是具有多個(gè)宏塊的半導(dǎo)體集成電路裝置，其特征在于具有包含多個(gè)輸出將2個(gè)信號(hào)間的相位差內(nèi)分的信號(hào)的電路，生成并輸出將輸入時(shí)鐘倍增而成的多相時(shí)鐘的倍增用轉(zhuǎn)換器，宏塊分別具有輸入從所述倍增用轉(zhuǎn)換器輸出的多相時(shí)鐘并輸出其中的至少2個(gè)時(shí)鐘的開關(guān)和輸入所述開關(guān)的輸出信號(hào)并輸出將所述輸出信號(hào)的相位內(nèi)分的信號(hào)的相位調(diào)整用轉(zhuǎn)換器，此外，具有可變地控制所述開關(guān)的時(shí)鐘的切換和所述相位調(diào)整用轉(zhuǎn)換器的內(nèi)分比的控制電路。
42．根據(jù)權(quán)利要求4或5所述的時(shí)鐘控制電路，其特征在于所述時(shí)間差分割電路具有輸入第1和第2輸入信號(hào)并輸出所述第1和第2輸入信號(hào)的指定的邏輯運(yùn)算結(jié)果的邏輯電路、連接在第1電源與內(nèi)部節(jié)點(diǎn)間的將所述邏輯電路的輸出信號(hào)輸入柵極的N溝道MOS晶體管、輸入端與所述內(nèi)部節(jié)點(diǎn)連接的并在所述內(nèi)部節(jié)點(diǎn)電位與閾值的大小關(guān)系顛倒時(shí)將輸出邏輯值反相的緩沖電路、連接在所述內(nèi)部節(jié)點(diǎn)與地之間的將所述第1輸入信號(hào)的反相信號(hào)輸入柵極并由恒流源驅(qū)動(dòng)的P溝道MOS晶體管和將所述第2輸入信號(hào)的反相信號(hào)輸入柵極并由恒流源驅(qū)動(dòng)的P溝道MOS晶體管，此外，多條串聯(lián)連接的開關(guān)元件和電容并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，由供給所述開關(guān)元件的控制端子的周期控制信號(hào)決定附加到所述內(nèi)部節(jié)點(diǎn)上的電容。
43．根據(jù)權(quán)利要求1～3中任一權(quán)利要求所述的時(shí)鐘控制電路，其特征在于所述相位調(diào)整用轉(zhuǎn)換器具有輸入第1和第2輸入信號(hào)的邏輯和電路、連接在電源與內(nèi)部節(jié)點(diǎn)間的將所述邏輯和電路的輸出信號(hào)輸入柵極的N溝道MOS晶體管、輸入端與所述內(nèi)部節(jié)點(diǎn)連接的并在所述內(nèi)部節(jié)點(diǎn)電位與閾值的大小關(guān)系顛倒時(shí)將輸出邏輯值反相的緩沖電路，多個(gè)由將所述第1輸入信號(hào)輸入柵極并由恒流源驅(qū)動(dòng)的P溝道MOS晶體管和由所述控制電路的控制信號(hào)控制通/斷的開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，多個(gè)由將所述第2輸入信號(hào)輸入柵極并由恒流源驅(qū)動(dòng)的P溝道MOS晶體管和由所述控制電路的控制信號(hào)控制通/斷的開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，此外，多個(gè)由開關(guān)元件和電容構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，由供給所述開關(guān)元件的控制端子的周期控制信號(hào)決定附加到所述內(nèi)部節(jié)點(diǎn)上的電容。
44．根據(jù)權(quán)利要求1～3中任一權(quán)利要求所述的時(shí)鐘控制電路，其特征在于所述相位調(diào)整用轉(zhuǎn)換器具有輸入第1和第2輸入信號(hào)的否定邏輯積分路、連接在電源與內(nèi)部節(jié)點(diǎn)間的將所述否定邏輯積電路的輸出信號(hào)輸入柵極的N溝道MOS晶體管、輸入端與所述內(nèi)部節(jié)點(diǎn)連接的并在所述內(nèi)部節(jié)點(diǎn)電位與閾值的大小關(guān)系顛倒時(shí)將輸出邏輯值反相的緩沖電路，多個(gè)由將由第1反相電路使所述第1輸入信號(hào)反相后的信號(hào)輸入柵極并由恒流源驅(qū)動(dòng)的P溝道MOS晶體管和由所述控制電路的控制信號(hào)控制通/斷的開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，多個(gè)由將由第2反相電路使所述第2輸入信號(hào)反相后的信號(hào)輸入柵極并由恒流源驅(qū)動(dòng)的P溝道MOS晶體管和由所述控制電路的控制信號(hào)控制通/斷的開關(guān)元件構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，此外，多個(gè)由開關(guān)元件和電容構(gòu)成的串聯(lián)電路并聯(lián)連接在所述內(nèi)部節(jié)點(diǎn)與地之間，由供給所述連接開關(guān)元件的控制端子的周期控制信號(hào)決定附加到所述內(nèi)部節(jié)點(diǎn)上的電容。
全文摘要
提供可以消除使用PLL電路時(shí)發(fā)生的中心頻率變化和反饋回路引起的偏差等從而可以大大降低相位誤差的時(shí)鐘控制電路。具有生成并輸出將輸入時(shí)鐘1倍增而成的多相時(shí)鐘的倍增用轉(zhuǎn)換器10、輸入從倍增用轉(zhuǎn)換器10輸出的多相時(shí)鐘并輸出其中的2個(gè)的開關(guān)20、輸入所述開關(guān)的2個(gè)輸出并輸出將這2個(gè)輸出的相位差內(nèi)分的信號(hào)的微調(diào)用轉(zhuǎn)換器30和可變地控制開關(guān)20的切換和所述微調(diào)用的轉(zhuǎn)換器30的內(nèi)分比的控制電路40。
文檔編號(hào)G06F1/06GK1319788SQ0111000
公開日2001年10月31日 申請(qǐng)日期2001年3月23日 優(yōu)先權(quán)日2000年3月24日
發(fā)明者佐伯貴范 申請(qǐng)人:日本電氣株式會(huì)社