專利名稱：具有多端口超高速緩存陳列的集成電路存儲器設(shè)備及其操作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及集成電路存儲器設(shè)備及其操作方法，尤其是涉及緩沖存儲器設(shè)備以及操作緩沖存儲器設(shè)備的方法。
發(fā)明
背景技術(shù)：
通常能夠在存儲器功能、數(shù)據(jù)存取模式以及數(shù)據(jù)存儲機(jī)制特性的基礎(chǔ)上對半導(dǎo)體存儲器設(shè)備進(jìn)行分類。例如，通常在只讀存儲器(ROM)設(shè)備和讀寫存儲器(RWM)設(shè)備之間進(jìn)行區(qū)別。RWM設(shè)備通常在提供具有可比的數(shù)據(jù)存取時(shí)間的讀和寫功能方面占有優(yōu)勢。通常，在RWM設(shè)備中，數(shù)據(jù)存儲被存儲在用于“靜態(tài)”存儲器設(shè)備的觸發(fā)器中，或者是被存儲為“動態(tài)”存儲器設(shè)備中的一個(gè)電容上的電荷預(yù)定電平。如本領(lǐng)域技術(shù)人員理解得那樣，只要保持電源供應(yīng)靜態(tài)存儲器設(shè)備就保持它們的數(shù)據(jù)，而動態(tài)存儲器設(shè)備卻要求周期的數(shù)據(jù)刷新以補(bǔ)償潛在的電荷泄漏。由于RWM設(shè)備使用有源電路儲存數(shù)據(jù)，它們屬于一類被稱為“易失性”存儲器設(shè)備的存儲器設(shè)備，這是由于一旦終止了電源供應(yīng)，存儲在其中的數(shù)據(jù)將會丟失。在另一方面，ROM設(shè)備可以將數(shù)據(jù)編碼到電路拓?fù)浣Y(jié)構(gòu)里(例如，通過燒斷熔絲、除去二極管等等)。由于這個(gè)后一類型的數(shù)據(jù)存儲器可以是硬布線的，所以數(shù)據(jù)不能被修改，而是只能讀取。ROM設(shè)備通常也屬于一類被稱為“非易失性”存儲器設(shè)備的存儲器設(shè)備，這是由于即使終止了電源供應(yīng)，存儲在其中的數(shù)據(jù)通常也不會丟失。近年來已經(jīng)進(jìn)一步發(fā)展的其它類型存儲器設(shè)備通常被認(rèn)為是非易失性的讀寫(NVRWM)存儲器設(shè)備。例如，這些類型的存儲器設(shè)備包含EPROM(可擦可編程只讀存儲器)、E2PROM(電可擦可編程只讀存儲器)、以及閃速存儲器。
一個(gè)額外的存儲器分類通常是以能夠存取數(shù)據(jù)的次序?yàn)榛A(chǔ)。在這里，大部分存儲器設(shè)備屬于隨機(jī)存取類別，這意味著存儲單元能夠以隨機(jī)次序讀取或?qū)懭?。盡管大部分存儲器設(shè)備提供了隨機(jī)存取，但是通常只有隨機(jī)存取的RWM存儲器使用RAM簡稱。做為選擇，存儲器設(shè)備可以限制數(shù)據(jù)存取的次序以獲得更短的數(shù)據(jù)存取時(shí)間、減少布局面積和/或提供專門的功能。這種專門存儲器設(shè)備的例子包括緩沖存儲器設(shè)備諸如先進(jìn)先出(FIFO)存儲器設(shè)備、后進(jìn)先出(LIFO或“堆?！?存儲器設(shè)備、移位寄存器以及按內(nèi)容尋址存儲器(CAM)設(shè)備等。
半導(dǎo)體存儲器的最后一個(gè)分類是基于與其中存儲單元有關(guān)的數(shù)據(jù)輸入和數(shù)據(jù)輸出端口的數(shù)目。例如，盡管大部分存儲器設(shè)備具有僅僅提供單個(gè)端口的單元，其中該單個(gè)端口被共享以提供一條用于傳送數(shù)據(jù)的輸入和輸出路徑，但是帶有較高帶寬要求的存儲器設(shè)備經(jīng)常具有其中帶有多個(gè)輸入和輸出端口的單元。然而，存儲單元的附加端口通常增加了用于這些較高帶寬存儲器設(shè)備的復(fù)雜性和布局面積要求。
通常，如果快速數(shù)據(jù)存取時(shí)間是一個(gè)必要條件的話，則單端口存儲器設(shè)備一般使用靜態(tài)RAM構(gòu)成，如果低成本是一個(gè)主要必要條件的話，則使用動態(tài)RAM構(gòu)成。許多先進(jìn)先出(FIFO)存儲器設(shè)備使用帶有自我遞增的內(nèi)部讀和寫指針、基于雙端口RAM的設(shè)計(jì)以獲得快速通過性能。如本領(lǐng)域技術(shù)人員理解得那樣，快速通過性能通常被測量為自上一個(gè)空FIFO周期寫入的結(jié)束到下一個(gè)數(shù)據(jù)讀取操作開始時(shí)所經(jīng)過的時(shí)間。示范的FIFO存儲器設(shè)備在由A.K.Shamia所著、IEEE出版社(1997)出版、名為“SemiconductorMemoriesTechnology.Testing and Reliability”的教科書的2.2.7部分中進(jìn)行了更為完全地描述和說明。
尤其是，由于寫入到一個(gè)雙端口SRAM FIFO里的數(shù)據(jù)能夠被立即存取用于讀取，所以基于雙端口SRAM的FIFO通常利用獨(dú)立的讀和寫指針以有利地允許讀和寫操作相互獨(dú)立地出現(xiàn)、并實(shí)現(xiàn)快速快速通過性能。由于這些讀和寫操作可以獨(dú)立地出現(xiàn)，所以可以提供具有不同頻率的獨(dú)立讀和寫時(shí)鐘用來使FIFO能夠起到操作在不同速率下的外圍設(shè)備之間的緩存作用。不幸地，典型的基于雙端口SRAM的FIFO的主要缺點(diǎn)是用于其中每個(gè)雙端口SRAM單元的單元尺寸相對較大。因此，對一個(gè)給定的半導(dǎo)體芯片尺寸來說，雙端口緩沖存儲器設(shè)備相對于單端口緩沖存儲器設(shè)備來說通常提供較少的存儲器容量。例如，通過使用一個(gè)標(biāo)準(zhǔn)DRAM單元作為一個(gè)使用一個(gè)(1)單位面積的參考單元，單端口SRAM單元通?？赡苁褂盟膫€(gè)(4)單位面積，且一個(gè)雙端口SRAM單元通?？赡苁褂檬鶄€(gè)(16)單位面積。此外，雙端口SRAM FIFO的相對大的單元限制了寫操作數(shù)目能夠大于讀操作數(shù)目的程度，即限制了FIFO的容量。
為了解決雙端口緩沖存儲器設(shè)備的這些局限，其中已經(jīng)開發(fā)了單端口緩沖存儲器設(shè)備以實(shí)現(xiàn)用于一個(gè)給定半導(dǎo)體芯片尺寸的較高數(shù)據(jù)容量。例如，Ko等人的題為“Interleaving Architecture And Method For A High DensityFIFO”、授予當(dāng)前受讓人的美國專利5,546,347中，公開了一種具有大容量并使用相對小的單端口存儲單元的存儲器設(shè)備。然而，僅使用單端口存儲單元一般排除了同時(shí)對同一存儲單元中的數(shù)據(jù)的讀和寫存取，這意味著單端口緩沖存儲器設(shè)備與雙端口存儲器設(shè)備相比通常具有較慢的通過時(shí)間。此外，單端口緩沖存儲器設(shè)備可使用復(fù)雜的判優(yōu)硬件以控制讀和寫操作的定序和排隊(duì)。
此外，授予Kobayashi的美國專利5,371,708公開了一種包含一個(gè)單端口存儲器陣列、一個(gè)用于保持從該存儲器陣列讀取的數(shù)據(jù)的讀數(shù)據(jù)寄存器、以及一個(gè)保持寫入到該存儲器陣列的數(shù)據(jù)的寫數(shù)據(jù)寄存器在內(nèi)的FIFO存儲器設(shè)備。還提供了一個(gè)旁路開關(guān)用于從寫數(shù)據(jù)寄存器向讀數(shù)據(jù)寄存器傳送數(shù)據(jù)，以便使該存儲器陣列能夠在測試FIFO期間被繞過以檢測其中存在的故障。然而，如同上述的單端口緩沖存儲器設(shè)備那樣，同時(shí)對數(shù)據(jù)進(jìn)行的讀和寫存取是不可行的。
普通授權(quán)的美國專利5,978,307、5.982,700和5.998,478公開了具有快速快速通過性能的存儲緩沖器。這些存儲緩沖器包含一個(gè)適中容量的三端口存儲器陣列和一個(gè)實(shí)質(zhì)上較大容量的輔助存儲器陣列(如DRAM陣列)，其中該三端口存儲器陣列具有非線性列的三端口單元，它們合起來形成四個(gè)獨(dú)立寄存器，且輔助存儲器陣列具有減少的單元尺寸的單元。該三端口存儲器陣列具有一個(gè)讀端口、一個(gè)寫端口和一個(gè)雙向輸入/輸出端口。三端口存儲器陣列經(jīng)由該雙向輸入/輸出端口和輔助存儲器陣列進(jìn)行內(nèi)部通信，并經(jīng)由讀和寫數(shù)據(jù)端口和外部設(shè)備(例如外圍設(shè)備)進(jìn)行通信。還由一個(gè)雙向交叉開關(guān)提供了有效的控制電路，該開關(guān)在寫到存儲器的時(shí)間間隔內(nèi)、以及反過來在從存儲器讀取的時(shí)間間隔內(nèi)，將雙向輸入/輸出端口的終端(線路IO和IOB)并聯(lián)電連接到輔助存儲器陣列中的位線(BL和BLB)。
盡管具有以上描述的緩沖存儲器，但是還存在對開發(fā)具有擴(kuò)展的功能、增加的數(shù)據(jù)容量以及減少的單元尺寸的高速緩沖存儲器設(shè)備的需要。
發(fā)明概述依據(jù)本發(fā)明一個(gè)實(shí)施例的一種集成電路存儲器設(shè)備包含一個(gè)四端口的超高速緩存設(shè)備和一個(gè)嵌入在其中的存儲器設(shè)備。這些設(shè)備一起操作作為例如具有快速快速通過性能和擴(kuò)展數(shù)據(jù)容量的高速緩沖存儲器設(shè)備。這些設(shè)備同樣不要求復(fù)雜的判優(yōu)電路以監(jiān)視讀和寫操作。
該四端口的超高速緩存設(shè)備可以包含一個(gè)數(shù)據(jù)輸入寄存器，該寄存器有一個(gè)輸入端與該超高速緩存設(shè)備的第一端口電連接，以及一個(gè)輸出端與該超高速緩存設(shè)備的第二端口電連接。還提供了一個(gè)多路復(fù)用器。這個(gè)多路復(fù)用器對至少一個(gè)選擇信號做出響應(yīng)，且具有第一輸入端與該數(shù)據(jù)輸入寄存器的輸出電連接，第二輸入端與該超高速緩存設(shè)備的第三端口電連接。該四端口超高速緩存設(shè)備最好還包含一個(gè)輸出寄存器，其一個(gè)輸入端與該多路復(fù)用器的輸出電連接，且一個(gè)輸出端與該超高速緩存設(shè)備的第四端口電連接。通過在該四端口高速緩存內(nèi)包含一個(gè)重發(fā)寄存器還可以提供重發(fā)功能。這個(gè)重發(fā)寄存器最好有一個(gè)輸入端與第一端口電連接，且有一個(gè)輸出端電連接到該多路復(fù)用器的第三輸入端。該至少一個(gè)選擇信號例如可以包含三個(gè)(3)選擇信號。這些選擇信號可以是一個(gè)重發(fā)路徑選擇信號、一個(gè)存儲器路徑選擇信號和一個(gè)直接路徑選擇信號。此外，數(shù)據(jù)輸入寄存器、輸出寄存器和重發(fā)寄存器最好是分別對寫地址、讀地址和重發(fā)地址做出響應(yīng)。嵌入式存儲器設(shè)備例如可以包含一個(gè)SRAM存儲器陣列，且該陣列可以有一個(gè)寫端口電連接到該超高速緩存設(shè)備的第二端口，一個(gè)讀端口電連接到該超高速緩存設(shè)備的第三端口。
本發(fā)明的另一個(gè)實(shí)施例包含三端口或其它多端口的超高速緩存設(shè)備。這種設(shè)備可以包含一個(gè)數(shù)據(jù)輸入寄存器，其具有一個(gè)輸入端電連接到該超高速緩存設(shè)備的第一端口，以及一個(gè)多路復(fù)用器響應(yīng)直接路徑選擇信號和存儲器路徑選擇信號。該多路復(fù)用器還可以有一個(gè)第一輸入端電連接到該數(shù)據(jù)輸入寄存器的一個(gè)輸出端，一個(gè)第二輸入端電連接到該超高速緩存設(shè)備的第二端口。還提供了一個(gè)輸出寄存器。這個(gè)輸出寄存器有一個(gè)輸入端電連接到該多路復(fù)用器的一個(gè)輸出端，一個(gè)輸出端電連接到該超高速緩存設(shè)備的第三端口。這里，該超高速緩存設(shè)備的第二端口可以是一個(gè)雙向端口，且該多路復(fù)用器的第一輸入端可以通過一個(gè)傳遞門設(shè)備(例如CMOS傳輸門)電連接到該雙向端口。該傳遞門設(shè)備可以響應(yīng)一個(gè)讀/寫控制信號。一個(gè)嵌入式DRAM存儲器陣列也可以電連接到該雙向端口。
本發(fā)明還有另外一個(gè)實(shí)施例包含一個(gè)多端口存儲器設(shè)備位單元。這個(gè)位單元可以包含一個(gè)輸入寄存器和一個(gè)第一重發(fā)寄存器，其具有一個(gè)輸入端電連接到該輸入寄存器的一個(gè)輸入端。
這個(gè)第一重發(fā)寄存器可以包含一個(gè)來自零寄存器的重發(fā)。還可以提供一個(gè)多路復(fù)用器。這個(gè)多路復(fù)用器可以有一個(gè)第一輸入端電連接到該輸入寄存器的一個(gè)輸出端，和一個(gè)第二輸入端電連接到第一重發(fā)寄存器的一個(gè)輸出端。此外還可以與第二重發(fā)寄存器一起提供一個(gè)輸出寄存器。特別地，該輸出寄存器可以有一個(gè)輸入端電連接到該多路復(fù)用器的一個(gè)輸出端，且第二重發(fā)寄存器可以有一個(gè)輸入端電連接到該輸出寄存器的一個(gè)輸出端，以及一個(gè)輸出端電連接到該多路復(fù)用器的第三輸入端。第二重發(fā)寄存器可以構(gòu)成從標(biāo)記(RTM)寄存器的一個(gè)重發(fā)。該多路復(fù)用器還可以響應(yīng)來自零路徑選擇信號、直接路徑選擇信號的一個(gè)重發(fā)和來自標(biāo)記路徑選擇信號的一個(gè)重發(fā)。
本發(fā)明另外的實(shí)施例包含操作一個(gè)其中具有一個(gè)嵌入式存儲器設(shè)備和多個(gè)多端口超高速緩存設(shè)備的FIFO緩沖存儲器設(shè)備的方法。這些方法包含操作在第一讀取時(shí)間間隔內(nèi)從第一多端口超高速緩存設(shè)備讀取第一頁數(shù)據(jù)，并在第一時(shí)間間隔之后的第二讀取時(shí)間間隔內(nèi)從第二多端口超高速緩存設(shè)備讀取第二頁數(shù)據(jù)。在這些讀取操作期間還執(zhí)行判優(yōu)操作以便不中斷就使附加頁的數(shù)據(jù)有效。特別地，在結(jié)束第二讀取時(shí)間間隔之前，執(zhí)行一個(gè)判優(yōu)操作以確定相對于第二頁數(shù)據(jù)的接下來要讀取的數(shù)據(jù)頁在該嵌入式存儲器設(shè)備中是否有效。然后，如果接下來要讀取的數(shù)據(jù)頁是有效的，則在第二讀取時(shí)間間隔內(nèi)執(zhí)行一個(gè)操作以從該嵌入式存儲器設(shè)備中將接下來要讀取的數(shù)據(jù)頁傳送到第一多端口超高速緩存設(shè)備。還可以在第一和/或第二讀取時(shí)間間隔內(nèi)執(zhí)行操作以將數(shù)據(jù)寫入到第二多端口超高速緩存中，然后在第二讀取時(shí)間間隔內(nèi)從第二多端口超高速緩存設(shè)備向該嵌入式存儲器設(shè)備傳送這個(gè)數(shù)據(jù)頁。
附圖簡要說明

圖1是依據(jù)本發(fā)明第一實(shí)施例的一個(gè)緩沖存儲器設(shè)備的框圖。
圖2是依據(jù)本發(fā)明第二實(shí)施例的一個(gè)多排緩沖存儲器設(shè)備的詳細(xì)框圖。
圖3是依據(jù)本發(fā)明第三實(shí)施例的一個(gè)高速緩存位單元的框圖。
圖4是圖3中的高速緩存位單元的詳細(xì)電路圖。
圖5是依據(jù)本發(fā)明第四實(shí)施例的一個(gè)緩沖存儲器設(shè)備的框圖。
圖6是依據(jù)本發(fā)明第五實(shí)施例的一個(gè)高速緩存位單元的框圖。
圖7是圖6中的高速緩存位單元的詳細(xì)電路圖。
圖8A是依據(jù)本發(fā)明第六實(shí)施例的一個(gè)四端口高速緩存位單元的框圖。
圖8B是依據(jù)本發(fā)明第七實(shí)施例的一個(gè)三端口高速緩存位單元的框圖。
圖9是用以說明從緩沖存儲器設(shè)備中讀取的最佳方法的操作流程圖。
圖10是用以說明向緩沖存儲器設(shè)備中寫入的最佳方法的操作流程圖。
最佳實(shí)施例說明下面將結(jié)合附圖對本發(fā)明進(jìn)行更加充分地描述，在附圖中顯示了本發(fā)明的最佳實(shí)施例。然而，這個(gè)發(fā)明可以具體表現(xiàn)為許多不同的形式，而且不應(yīng)該被認(rèn)為是局限于在此處闡述的這些實(shí)施例。相反地，提供這些實(shí)施例以使這個(gè)公開徹底和完整，并且向本領(lǐng)域技術(shù)人員充分地表達(dá)本發(fā)明的范圍。相似的附圖標(biāo)記始終表示相似的元件。
現(xiàn)在參考圖1，依據(jù)本發(fā)明第一實(shí)施例的一個(gè)最佳緩沖存儲器設(shè)備10包含一個(gè)多端口高速緩存和一個(gè)嵌入式存儲器陣列40。圖示的該多端口高速緩存包含一個(gè)四端口高速緩存30(QPCACHE)，它具有第一端口用于從一個(gè)輸入塊12接收數(shù)據(jù)(例如寫數(shù)據(jù))，和一個(gè)第四端口用于向一個(gè)輸出塊16傳送數(shù)據(jù)(例如讀取數(shù)據(jù))。該四端口高速緩存30的第二和第三端口分別連接到一個(gè)嵌入式存儲器陣列40(例如SRAM陣列)的寫和讀端口。如圖所示，該四端口高速緩存30響應(yīng)由一個(gè)四端口高速緩存控制電路14產(chǎn)生的多個(gè)控制信號。被提供到該四端口高速緩存30內(nèi)部的一個(gè)數(shù)據(jù)多路復(fù)用器的選擇輸入端的這些控制信號包含一個(gè)重發(fā)路徑信號(RTPATH)、一個(gè)嵌入式存儲器路徑信號(SRAMPATH)和一個(gè)直接路徑信號(DIRECTPATH)。
圖1中的緩沖存儲器設(shè)備10可以被操作用作一個(gè)擴(kuò)展容量的先進(jìn)先出緩沖器(FIFO)。特別地，四端口高速緩存30可以包含一個(gè)具有快速通過性能和適中容量的高速存儲器設(shè)備，且嵌入式存儲器陣列40可以包含一個(gè)具有更大存儲容量的相對慢速但更高度集成的存儲器設(shè)備。如在下文中充分描述地那樣，輸入數(shù)據(jù)作為一序列N位的字能夠被提供給輸入塊12，然后被傳遞到四端口高速緩存30的第一端口。然后，多個(gè)這些N位的字作為寫數(shù)據(jù)的相應(yīng)頁可以從該四端口高速緩存30的第二端口并聯(lián)傳遞到該嵌入式存儲器陣列40。在一個(gè)讀操作期間，存儲器的一個(gè)選定頁也可以從該嵌入式存儲器陣列40傳遞到該四端口高速緩存30的第三端口。然后，該存儲器選定頁部分作為N位的字，可以從該四端口高速緩存30的第四端口傳遞到輸出塊16。也可以通過在一個(gè)后續(xù)讀操作期間立即存取寫入到該四端口高速緩存30里的數(shù)據(jù)來實(shí)現(xiàn)快速通過性能。
如圖2-4所示，圖1中的四端口高速緩存30和嵌入式存儲器40可以在一個(gè)多排緩沖存儲器設(shè)備10a內(nèi)部使用。特別地，圖3說明了用于圖2的該多排緩沖存儲器設(shè)備10a中的一個(gè)最佳四端口高速緩存位單元30a的框圖。圖4是圖3中的高速緩存位單元30a的詳細(xì)電路圖。圖3中的位單元30a包含一個(gè)含有多個(gè)選擇輸入端的多路復(fù)用器(數(shù)據(jù)MUX)，其分別響應(yīng)多個(gè)控制信號對這些選擇輸入端進(jìn)行選擇。這些控制信號包含一個(gè)重發(fā)路徑信號(RETRANSMIT PATH)、一個(gè)嵌入式存儲器路徑信號(EMBEDDEDMEMORY PATH)和一個(gè)直接路徑信號(DIRECT PATH)。還提供了多個(gè)寄存器，包含一個(gè)數(shù)據(jù)輸入寄存器、一個(gè)重發(fā)寄存器和一個(gè)數(shù)據(jù)輸出寄存器。該數(shù)據(jù)輸入寄存器一旦應(yīng)用了一個(gè)恰當(dāng)?shù)膶懙刂肪徒邮蘸玩i定輸入數(shù)據(jù)。該重發(fā)寄存器一旦應(yīng)用了一個(gè)恰當(dāng)?shù)闹匕l(fā)地址就接收和鎖定起始輸入數(shù)據(jù)。例如，一旦在一個(gè)重置或供電操作之后開始寫操作，就可以應(yīng)用該重發(fā)地址。因此，寫入到該重發(fā)寄存器中的數(shù)據(jù)可以用于在先前寫操作期間存儲的數(shù)據(jù)的立即重發(fā)。當(dāng)緩沖存儲器設(shè)備10a收到一個(gè)重發(fā)請求時(shí)，通過利用重發(fā)寄存器取消了執(zhí)行從嵌入式存儲器陣列40取出原始數(shù)據(jù)的費(fèi)時(shí)操作的需要。經(jīng)常涉及一個(gè)“從零重發(fā)”請求的這個(gè)重發(fā)請求可以由一個(gè)與該緩沖存儲器設(shè)備10a通信的外圍設(shè)備產(chǎn)生。在該四端口高速緩存位單元30a內(nèi)部還提供了一個(gè)數(shù)據(jù)輸出寄存器。取決于這些控制信號的狀態(tài)，該數(shù)據(jù)輸出寄存器能夠(i)從該嵌入式存儲器讀取數(shù)據(jù)；(ii)從該重發(fā)寄存器重發(fā)數(shù)據(jù)；或(iii)寫入存儲在該數(shù)據(jù)輸入寄存器內(nèi)部的數(shù)據(jù)。
如圖4中的詳細(xì)電路圖所示，在其上接收控制信號的這些信號線分別與多路復(fù)用器(DATA MUX)內(nèi)部的傳輸門相連。數(shù)據(jù)輸出寄存器有一個(gè)輸入端電連接到該多路復(fù)用器的一個(gè)輸出端。該數(shù)據(jù)輸出寄存器也對一個(gè)讀地址做出響應(yīng)。一對反并行連接在該輸出寄存器的數(shù)據(jù)輸入端的反相器操作產(chǎn)生一個(gè)鎖存的互補(bǔ)數(shù)據(jù)輸入信號D1，該信號被提供到PMOS上拉晶體管P1和NMOS下拉晶體管N1的柵極。該讀地址還被提供到PMOS上拉晶體管P2的柵極和中間NMOS晶體管N3的柵極。如圖所示，數(shù)據(jù)輸出寄存器還產(chǎn)生一個(gè)補(bǔ)碼讀地址，提供給中間PMOS晶體管P3和NMOS下拉晶體管N2的柵極。還提供了一個(gè)包含PMOS上拉晶體管P4和NMOS下拉晶體管4的三態(tài)輸出緩存級。PMOS上拉晶體管P4的柵極電連接到PMOS上拉晶體管P1和P2的漏極、中間NMOS晶體管N3的漏極以及中間PMOS晶體管P3的源極。NMOS下拉晶體管N4的柵極電連接到NMOS下拉晶體管N1和N2的漏極、中間PMOS晶體管P3的漏極以及中間NMOS晶體管N3的源極?；跀?shù)據(jù)輸出寄存器的這個(gè)配置，在多路復(fù)用器的輸出端產(chǎn)生一個(gè)邏輯0信號和一個(gè)邏輯1讀地址，將會導(dǎo)致在該數(shù)據(jù)輸出寄存器(DATA OUT)的輸出端產(chǎn)生一個(gè)邏輯1信號。特別地，該邏輯0信號和邏輯1地址將同時(shí)導(dǎo)通NMOS下拉晶體管N1、中間NMOS晶體管N3、中間PMOS晶體管P3和PMOS上拉晶體管P4。相反地，在多路復(fù)用器的輸出端產(chǎn)生一個(gè)邏輯1信號和一個(gè)邏輯1讀地址，將會導(dǎo)致在該數(shù)據(jù)輸出寄存器的輸出端產(chǎn)生一個(gè)邏輯0信號。最后，收到一個(gè)邏輯0讀地址將會使該數(shù)據(jù)輸出寄存器的輸出端進(jìn)入一個(gè)高阻態(tài)，而不考慮補(bǔ)碼數(shù)據(jù)輸入信號DT的值。
再次參見圖2中的多排存儲設(shè)備10a，輸入數(shù)據(jù)最初被保存在一個(gè)輸入寄存器(INPUT REG)中，并通過一個(gè)輸入多路復(fù)用器(INPUT MUX)傳遞到第一和第二四端口超高速緩存QPCACHE0和QPCACHE1。該輸入寄存器可以通過一個(gè)N位寬的總線電連接到該輸入多路復(fù)用器。在圖示實(shí)例中，N可以等于36。如圖所示，第一四端口超高速緩存QPCACHE0包含4N個(gè)立單元，每個(gè)位單元最好如圖3-4中所示那樣配置。QPCACHE0內(nèi)部的四組位單元如圖所示為組#0-#3，其中每組包含36個(gè)位單元。相似地，第二四端口超高速緩存QPCACHE1如圖所示也包含4N個(gè)位單元。QPCACHE1內(nèi)部的四組位單元如圖所示為#4-#7。
如在下文中關(guān)于圖9-10更充分描述得那樣，讀寫操作在QPCACHEO和QPCACHE1之間獨(dú)立地來回切換。例如，一旦啟動或發(fā)生了一個(gè)重置操作，輸入數(shù)據(jù)的36位字能夠按照次序被寫入到位單元的#0-#3組內(nèi)部的數(shù)據(jù)輸入寄存器里。在這些初始寫入操作期間，輸入數(shù)據(jù)還被按照次序?qū)懭氲轿粏卧?0-#3組內(nèi)部的重發(fā)寄存器里。這個(gè)寫數(shù)據(jù)可以通過設(shè)置控制線RTPATHO為邏輯1電平立即用于讀取，并借此當(dāng)該輸入數(shù)據(jù)由QPCACHE0收到之時(shí)將寫數(shù)據(jù)傳遞到數(shù)據(jù)輸出寄存器。這個(gè)輸出數(shù)據(jù)然后可以從該數(shù)據(jù)輸出寄存器傳遞到一個(gè)輸出多路復(fù)用器(OUTPUT MUX)和輸出寄存器(OUTPUT REG)。在四個(gè)36位字已經(jīng)被寫入到QPCACHE0里之后，將寫控制傳遞到QPCACHE1。當(dāng)寫操作正在QPCACHE1中被執(zhí)行時(shí)，在QPCACHE0的數(shù)據(jù)輸入寄存器內(nèi)部的寫數(shù)據(jù)也最好被寫入到相應(yīng)的嵌入式存儲器陣列(SRAM陣列#0)里。當(dāng)執(zhí)行將新輸入數(shù)據(jù)寫入到每個(gè)四端口超高速緩存的數(shù)據(jù)輸入寄存器里的操作時(shí)，也可以同時(shí)執(zhí)行讀取數(shù)據(jù)輸入寄存器內(nèi)部的“最近”數(shù)據(jù)或是先前保存在嵌入式SRAM存儲器陣列中的數(shù)據(jù)的操作。
下面參考圖5-7，將要描述一個(gè)其中具有一個(gè)最佳三端口超高速緩存30’的緩沖存儲器設(shè)備10′。圖5中的緩沖存儲器設(shè)備10′包括一個(gè)輸入塊12、一個(gè)嵌入式存儲器陣列40′(顯示為一個(gè)DRAM陣列)和一個(gè)輸出塊16。最好還提供一個(gè)三端口超高速緩存控制電路14′。與圖1中的四端口超高速緩存控制電路14類似，該三端口超高速緩存控制電路14′產(chǎn)生多個(gè)控制信號(RTPATH、DRAMPATH和DIRECTPATH)，然后這些控制信號被提供給該三端口超高速緩存30′內(nèi)部的一個(gè)多路復(fù)用器的選擇輸入端。在圖5的該三端口超高速緩存30′內(nèi)部的一個(gè)位單元30a′的詳細(xì)的框圖和電路圖如圖6-7所示。此外，圖5中的該三端口超高速緩存控制電路14′產(chǎn)生一個(gè)讀/寫控制信號，該信號有助于連接該三端口超高速緩存30′到嵌入式存儲器陣列40′的一個(gè)雙向端口及雙向總線的正確操作。該讀/寫控制信號被提供到一個(gè)傳輸門，它在一個(gè)讀操作期間阻塞在數(shù)據(jù)輸入寄存器的一個(gè)輸出端和雙向總線之間的數(shù)據(jù)傳送，但是當(dāng)該嵌入式存儲器陣列40′被設(shè)置為從該雙向總線接受一頁寫數(shù)據(jù)的模式時(shí)能夠在一個(gè)寫操作期間啟動數(shù)據(jù)傳送。這個(gè)傳輸門在圖6-7中被顯示為一個(gè)CMOS傳輸門。
如圖8A和8B所示，圖3中的四端口位單元30a和圖6中的三端口位單元30a′都能夠被修改以包括一個(gè)從“標(biāo)記”寄存器(MRT寄存器)的重發(fā)。這個(gè)MRT寄存器可以有一個(gè)內(nèi)部結(jié)構(gòu)類似于圖4或7中的重發(fā)寄存器。這個(gè)MRT寄存器能夠在一個(gè)在此處描述的最佳多端口超高速緩存內(nèi)使用，以繼由一個(gè)處理器(未顯示)產(chǎn)生的一個(gè)標(biāo)記請求之后存儲多個(gè)數(shù)據(jù)字(例如一頁)。因此，當(dāng)由一個(gè)包含圖8A-8B所示的位單元的緩沖存儲器設(shè)備收到一個(gè)來自標(biāo)記(RFM)請求的重發(fā)時(shí)，這個(gè)數(shù)據(jù)立即有效于通過數(shù)據(jù)多路復(fù)用器和輸出寄存器重發(fā)。通過設(shè)置MRT路徑信號為邏輯1電平、并由此導(dǎo)通該數(shù)據(jù)多路復(fù)用器內(nèi)部的一個(gè)CMOS傳輸門，啟動數(shù)據(jù)從MRT寄存器的輸出端到數(shù)據(jù)輸出寄存器的一個(gè)輸入端的傳送。
圖9的流程圖說明了當(dāng)從圖2中的多端口緩沖存儲設(shè)備讀取數(shù)據(jù)時(shí)能被使用的最佳操作50。一旦重置或收到一個(gè)重發(fā)請求信號(例如，“從零重發(fā)”信號)，可以執(zhí)行操作82以激活第一四端口超高速緩存(QPCACHE0)，并停用直接路徑信號DIRECTPATHO和DIRECTPATH1(例如設(shè)置為邏輯0電平)。嵌入式存儲器路徑信號(SRAMPATHO和SRAMPATH1)也被停用，但是重發(fā)路徑信號(RTPATH0和RTPATH1)是啟用的(例如，設(shè)置為邏輯1電平)。這些原始操作使緩沖存儲器設(shè)備處于允許數(shù)據(jù)從該重發(fā)寄存器讀取的模式。這個(gè)數(shù)據(jù)可以包含在接收重置信號之后寫入到該重發(fā)寄存器里的數(shù)據(jù)，或是在產(chǎn)生該重發(fā)請求信號之前的一個(gè)有效時(shí)間期間最初被寫入到該重發(fā)寄存器里的數(shù)據(jù)。
如程序塊54和56說明的那樣，通過QPCACHE0內(nèi)部的數(shù)據(jù)多路復(fù)用器和數(shù)據(jù)輸出寄存器提供一條讀取數(shù)據(jù)路徑，直到數(shù)據(jù)的所有144位(即四個(gè)36位字)已經(jīng)從QPCACHE0內(nèi)部的重發(fā)寄存器讀出為止。然而，一旦數(shù)據(jù)的所有原始144位都已經(jīng)從QPCACHE0讀取后，在程序塊58進(jìn)行一個(gè)檢查以確定一個(gè)“小于三”的標(biāo)志是否有效。每當(dāng)在嵌入式存儲器內(nèi)寫指針(未顯示)和讀指針(未顯示)的值之間的差值小于三(3)時(shí)，這個(gè)標(biāo)志就是有效的。換句話說，在程序塊58執(zhí)行一個(gè)操作以確定相對于該超高速緩存數(shù)據(jù)(即在QPCACHE0和QPCACHE1內(nèi)有效于讀取的數(shù)據(jù))的一個(gè)附加頁數(shù)據(jù)在該嵌入式存儲器陣列SRAM陣列#0中是否有效。如程序塊60所示，如果＜3的標(biāo)志是有效的，則該附加頁的數(shù)據(jù)是不有效的，而且直接路徑信號DIRECTPATHO被設(shè)置為邏輯1電平，信號RTPATH0變成無效的。這個(gè)操作使寫入到QPCACHE0內(nèi)部的該數(shù)據(jù)輸入寄存器里的數(shù)據(jù)在QPCACHE1內(nèi)部的數(shù)據(jù)已經(jīng)讀取之后有效于讀取。然而，如果一個(gè)附加頁的數(shù)據(jù)在該嵌入式存儲器SRAM陣列#0中是有效的，則在程序塊62執(zhí)行一個(gè)從SRAM陣列#0的取(即讀取)操作，且將信號SRAMPATH0設(shè)置為邏輯1電平。由于QPCACHE0內(nèi)部的重發(fā)寄存器信號中的原始數(shù)據(jù)已經(jīng)完全地讀出了，所以RTPATH0信號也變成無效的。
然后將讀取控制傳遞到QPCACHE1，如程序塊64和66所示，然后進(jìn)行一個(gè)連續(xù)檢查以確定在QPCACHE1中的重發(fā)寄存器內(nèi)部的讀出數(shù)據(jù)的所有144位是否都已經(jīng)讀出了。如果所有144位都已經(jīng)讀取了，則在程序塊68再次檢查該＜3標(biāo)志以確定相對于QPCACHE0和QPCACHE1中的當(dāng)前數(shù)據(jù)的一個(gè)附加頁的數(shù)據(jù)在該嵌入式存儲器SRAM陣列#1中是否有效。如果該＜3標(biāo)志是有效的，這意味著一個(gè)附加頁的數(shù)據(jù)是不有效的，則在程序塊70將信號DIRECTPATH1設(shè)置為一個(gè)有效電平，且信號RTPATH1變?yōu)闊o效。然而，如果該＜3標(biāo)志不是有效的，則在程序塊72將信號SRAMPATH1設(shè)置為邏輯1電平，執(zhí)行一個(gè)從SRAM陣列#1的取操作，且信號RTPATH1變?yōu)闊o效。然后將讀取控制傳遞返回到QPCACHE0，并且開始從數(shù)據(jù)輸入寄存器或者SRAM陣列#0讀取數(shù)據(jù)的操作。如圖9所示，這些操作繼續(xù)在QPCACHE0和QPCACHE1之間來回切換，直到收到下一個(gè)重置或重發(fā)信號為止。
由于接下來要寫的“寄存器”總是沒有接收當(dāng)前寫數(shù)據(jù)的那個(gè)超高速緩存的數(shù)據(jù)輸入寄存器，因此不要求廣泛的寫判優(yōu)操作以確定隨后的寫數(shù)據(jù)被存儲在哪兒，所以圖10中的用于向圖2的多端口緩沖存儲器設(shè)備寫入數(shù)據(jù)的操作80與如圖9所示的讀操作相比復(fù)雜性要大大降低。相反地，在Chin等人于1998年5月21日申請的、申請?zhí)枮?9/082,893、題為“Methods of ControllingMemory Buffers Having Tri-Port Cache Arrays Therein”、現(xiàn)在專利號為——的美國專利中，更完全地描述了多端口存儲器設(shè)備，它利用廣泛的讀和寫判優(yōu)操作以在連續(xù)基礎(chǔ)上確定接下來要寫和接下來要讀的寄存器，并向一個(gè)嵌入式存儲器執(zhí)行取操作，這里通過參考包含該專利的公開文本。
現(xiàn)在參考圖10中的程序塊82，一旦重置后，就激活QPCACHE0以接收寫數(shù)據(jù)。此外還執(zhí)行操作以使QPCACHE0和QPCACHE1內(nèi)部的數(shù)據(jù)輸入寄存器的輸出端從它們相應(yīng)的輸出寄存器斷開連接。這通過使DIRECTPATHO和DIRECTPATH1無效來進(jìn)行。此外，從嵌入式存儲器填塞的數(shù)據(jù)路徑也通過使SRAMPATH0和SRAMPATH1無效來斷開連接。如程序塊84和86所示，重發(fā)地址被用于QPCACHE0和QPCACHE1以允許在該重發(fā)寄存器中存儲開始兩頁的寫數(shù)據(jù)(例如，288位)。在開始兩頁的寫數(shù)據(jù)已經(jīng)被保存在該重發(fā)寄存器中之后，停用該重發(fā)地址直到已經(jīng)收到一個(gè)隨后的重發(fā)或重置請求為止。當(dāng)正在執(zhí)行這些操作以將數(shù)據(jù)寫入到該重發(fā)寄存器里時(shí)，還將寫數(shù)據(jù)保存在QPCACHE0和QPCACHE1內(nèi)部的數(shù)據(jù)輸入寄存器中。例如，在程序塊88和94，數(shù)據(jù)最初被寫入到QPCACHE0里。一旦一整頁的數(shù)據(jù)都已經(jīng)被寫入到QPCACHE0中之后，在程序塊90，執(zhí)行一個(gè)操作以將這頁寫數(shù)據(jù)傳送到該嵌入式存儲器(即SRAM陣列#0)，并將控制傳遞到QPCACHE1。然后，在程序塊92和98，由QPCACHE1執(zhí)行寫操作直到另一頁數(shù)據(jù)已經(jīng)接收為止。如程序塊96所示，QPCACHE1內(nèi)部的這頁數(shù)據(jù)然后被傳遞到該嵌入式存儲器(即SRAM陣列#1)，并將寫控制傳遞回QPCACHE0。在QPCACHE0和QPCACHE1之間的這個(gè)來回切換繼續(xù)至收到下一個(gè)重置操作為止。
在這些附圖和說明書中，已經(jīng)公開了本發(fā)明的典型的最佳實(shí)施例，而且盡管使用了專用術(shù)語，但是它們僅僅用作一個(gè)通用和敘述性的含義，而不是為了限制起見，本發(fā)明的范圍由以下的權(quán)利要求書進(jìn)行闡述。
權(quán)利要求
1.一種四端口超高速緩沖存儲器設(shè)備，包含一個(gè)數(shù)據(jù)輸入寄存器，具有一個(gè)輸入端電連接到該超高速緩沖存儲器設(shè)備的第一端口，以及一個(gè)輸出端電連接到該超高速緩沖存儲器設(shè)備的第二端口；一個(gè)多路復(fù)用器，響應(yīng)至少一個(gè)選擇信號，所述多路復(fù)用器具有一個(gè)第一輸入端電連接到所述數(shù)據(jù)輸入寄存器的輸出端，一個(gè)第二輸入端電連接到該超高速緩沖存儲器設(shè)備的第三端口；以及一個(gè)輸出寄存器，具有一個(gè)輸入端電連接到所述多路復(fù)用器的一個(gè)輸出端，一個(gè)輸出端電連接到該超高速緩沖存儲器設(shè)備的第四端口。
2.如權(quán)利要求1所述的存儲器設(shè)備，進(jìn)一步包含一個(gè)重發(fā)寄存器，其具有一個(gè)輸入端電連接到第一端口，以及一個(gè)輸出端電連接到所述多路復(fù)用器的第三輸入端。
3.如權(quán)利要求2所述的存儲器設(shè)備，其特征在于所述多路復(fù)用器響應(yīng)一個(gè)重發(fā)路徑選擇信號、一個(gè)存儲器路徑選擇信號以及一個(gè)直接路徑選擇信號。
4.如權(quán)利要求2所述的存儲器設(shè)備，其特征在于所述數(shù)據(jù)輸入寄存器、所述輸出寄存器以及所述重發(fā)寄存器分別響應(yīng)一個(gè)寫地址、一個(gè)讀地址以及一個(gè)重發(fā)地址。
5.如權(quán)利要求1所述的存儲器設(shè)備，進(jìn)一步包含一個(gè)嵌入式存儲器設(shè)備，其具有一個(gè)寫端口電連接到該超高速緩沖存儲器設(shè)備的第二端口，以及一個(gè)讀端口電連接到該超高速緩沖存儲器設(shè)備的第三端口。
6.一種緩沖存儲器設(shè)備，包含一個(gè)第一四端口超高速緩沖存儲器設(shè)備；一個(gè)第二四端口超高速緩沖存儲器設(shè)備；一條輸入總線，電連接到所述第一四端口超高速緩沖存儲器設(shè)備的第一端口、以及所述第二四端口超高速緩沖存儲器設(shè)備的第一端口；一個(gè)第一嵌入式存儲器陣列，具有寫和讀端口電連接到所述第一四端口超高速緩沖存儲器設(shè)備的第二和第三端口；一個(gè)第二嵌入式存儲器陣列，具有寫和讀端口電連接到所述第二四端口超高速緩沖存儲器設(shè)備的第二和第三端口；一條輸出總線，電連接到所述第一四端口超高速緩沖存儲器設(shè)備的第四端口、以及所述第二四端口超高速緩沖存儲器設(shè)備的第四端口。
7.如權(quán)利要求6所述的緩沖存儲器設(shè)備，其特征在于所述第一四端口超高速緩沖存儲器設(shè)備包含一個(gè)具有第一和第二輸入端分別電連接到所述第一嵌入式存儲器陣列的寫端口和讀端口的多路復(fù)用器。
8.如權(quán)利要求6所述的緩沖存儲器設(shè)備，其特征在于所述第一四端口超高速緩沖存儲器設(shè)備包含一個(gè)數(shù)據(jù)輸入寄存器，有一個(gè)輸入端電連接到相應(yīng)的第一端口，以及一個(gè)輸出端電連接到相應(yīng)的第二端口；一個(gè)多路復(fù)用器，響應(yīng)至少一個(gè)選擇信號，所述多路復(fù)用器有一個(gè)第一輸入端電連接到所述數(shù)據(jù)輸入寄存器的輸出端，一個(gè)第二輸入端電連接到相應(yīng)的第三端口；以及一個(gè)輸出寄存器，有一個(gè)輸入端電連接到所述多路復(fù)用器的一個(gè)輸出端，一個(gè)輸出端電連接到相應(yīng)的第四端口。
9.如權(quán)利要求8所述的緩沖存儲器設(shè)備，其特征在于所述第一四端口超高速緩沖存儲器設(shè)備進(jìn)一步包含一個(gè)具有一個(gè)輸入端電連接到相應(yīng)的第一端口，以及一個(gè)輸出端電連接到所述多路復(fù)用器的第三輸入端的重發(fā)寄存器。
10.如權(quán)利要求9所述的存儲器設(shè)備，其特征在于所述多路復(fù)用器響應(yīng)一個(gè)重發(fā)路徑選擇信號、一個(gè)存儲器路徑選擇信號以及一個(gè)直接路徑選擇信號。
11.如權(quán)利要求10所述的存儲器設(shè)備，其特征在于所述數(shù)據(jù)輸入寄存器、所述輸出寄存器以及所述重發(fā)寄存器分別響應(yīng)一個(gè)寫地址、一個(gè)讀地址以及一個(gè)重發(fā)地址。
12.一種多端口超高速緩沖存儲器設(shè)備，包含一個(gè)數(shù)據(jù)輸入寄存器，有一個(gè)輸入端電連接到該超高速緩沖存儲器設(shè)備的第一端口；一個(gè)多路復(fù)用器，響應(yīng)于一個(gè)直接路徑選擇信號和一個(gè)存儲器路徑選擇信號，所述多路復(fù)用器具有第一輸入端電連接到所述數(shù)據(jù)輸入寄存器的一個(gè)輸出端，第二輸入端電連接到該超高速緩沖存儲器設(shè)備的第二端口；以及一個(gè)輸出寄存器，有一個(gè)輸入端電連接到所述多路復(fù)用器的一個(gè)輸出端，一個(gè)輸出端電連接到該超高速緩沖存儲器設(shè)備的第三端口。
13.如權(quán)利要求12所述的存儲器設(shè)備，其特征在于該超高速緩沖存儲器設(shè)備的第二端口是一個(gè)雙向端口。
14.如權(quán)利要求13所述的存儲器設(shè)備，其特征在于所述多路復(fù)用器的第一輸入端通過一個(gè)傳遞門設(shè)備電連接到該雙向端口。
15.如權(quán)利要求14所述的存儲器設(shè)備，其特征在于該傳遞門設(shè)備響應(yīng)一個(gè)讀/寫控制信號。
16.如權(quán)利要求15所述的存儲器設(shè)備，其特征在于該傳遞門設(shè)備包含一個(gè)CMOS傳輸門。
17.如權(quán)利要求12所述的存儲器設(shè)備，其特征在于所述輸出寄存器響應(yīng)一個(gè)讀地址。
18.如權(quán)利要求14所述的存儲器設(shè)備，進(jìn)一步包含一個(gè)電連接到該雙向端口的DRAM存儲器陣列。
19.如權(quán)利要求12所述的存儲器設(shè)備，其特征在于所述輸出寄存器有一個(gè)數(shù)據(jù)輸入端和一個(gè)地址輸入端，分別接收一個(gè)數(shù)據(jù)輸入信號和一個(gè)讀地址。
20.如權(quán)利要求19所述的存儲器設(shè)備，其特征在于所述輸出寄存器產(chǎn)生一個(gè)補(bǔ)碼數(shù)據(jù)輸入信號和一個(gè)補(bǔ)碼地址；所述輸出寄存器包含并聯(lián)的第一和第二NMOS下拉晶體管以及并聯(lián)的第一和第二PMOS上拉晶體管；第一NMOS下拉晶體管和第一PMOS上拉晶體管響應(yīng)補(bǔ)碼數(shù)據(jù)輸入信號；且第二NMOS下拉晶體管和第二PMOS上拉晶體管分別響應(yīng)補(bǔ)碼地址和地址。
21.如權(quán)利要求20所述的存儲器設(shè)備，其特征在于所述輸出寄存器包含一個(gè)中間NMOS晶體管，其漏極連接到第一PMOS上拉晶體管的漏極，且源極電連接到第一NMOS下拉晶體管的漏極；以及一個(gè)中間PMOS晶體管，其漏極連接到第一NMOS下拉晶體管的漏極，且源極電連接到第一PMOS上拉晶體管的漏極。
22.如權(quán)利要求21所述的存儲器設(shè)備，其特征在于所述中間NMOS晶體管響應(yīng)該地址；且所述中間PMOS晶體管響應(yīng)該補(bǔ)碼地址。
23.一種多端口存儲器設(shè)備位單元，包含一個(gè)輸入寄存器；第一重發(fā)寄存器，有一個(gè)輸入端電連接到所述輸入寄存器的一個(gè)輸入端；一個(gè)多路復(fù)用器，其具有第一輸入端電連接到所述輸入寄存器的一個(gè)輸出端，第二輸入端電連接到所述第一重發(fā)寄存器的一個(gè)輸出端；一個(gè)輸出寄存器，其具有一個(gè)輸入端電連接到所述多路復(fù)用器的一個(gè)輸出端；以及第二重發(fā)寄存器，其具有一個(gè)輸入端電連接到所述輸出寄存器的一個(gè)輸出端，以及一個(gè)輸出端電連接到所述多路復(fù)用器的第三輸入端。
24.如權(quán)利要求23所述的位單元，其特征在于所述多路復(fù)用器響應(yīng)一個(gè)從零重發(fā)路徑選擇信號、一個(gè)直接路徑選擇信號以及從標(biāo)記重發(fā)路徑選擇信號。
25.如權(quán)利要求23所述的位單元，其特征在于所述輸入寄存器包含第一傳輸門和有一個(gè)輸入端電連接到所述第一傳輸門的一個(gè)輸出端的第一鎖存器；所述第一重發(fā)寄存器包含第二傳輸門以及有一個(gè)輸入端電連接到所述第二傳輸門的一個(gè)輸出端的第二鎖存器；以及所述第二重發(fā)寄存器包含有一個(gè)輸入端電連接到所述輸出寄存器的輸出端的第三傳輸門、以及有一個(gè)輸入端電連接到所述第三傳輸門的一個(gè)輸出端的第三鎖存器。
26.如權(quán)利要求24所述的位單元，其特征在于所述多路復(fù)用器包含第一傳輸門，有一個(gè)輸入端電連接到所述輸入寄存器的輸出端；第二傳輸門，有一個(gè)輸入端電連接到所述第一重發(fā)寄存器的輸出端；第三傳輸門，有一個(gè)輸入端電連接到所述第二重發(fā)寄存器的輸出端；以及第四傳輸門，有一個(gè)輸入端電連接到該位單元的一個(gè)單向或雙向端口。
27.如權(quán)利要求26所述的位單元，進(jìn)一步包含第一反相器，它有一個(gè)輸入端電連接到所述第四傳輸門的輸入端；以及第二反相器，有一個(gè)輸入端電連接到所述第一反相器的一個(gè)輸出端，一個(gè)輸出端電連接到所述第四傳輸門的輸入端。
28.如權(quán)利要求25所述的位單元，其特征在于所述多路復(fù)用器包含第一傳輸門，有一個(gè)輸入端電連接到所述輸入寄存器的輸出端；第二傳輸門，有一個(gè)輸入端電連接到所述第一重發(fā)寄存器的輸出端；第三傳輸門；有一個(gè)輸入端電連接到所述第二重發(fā)寄存器的輸出端；以及第四傳輸門，有一個(gè)輸入端電連接到該位單元的一個(gè)單向或雙向端口。
29.如權(quán)利要求23所述的位單元，其特征在于所述輸出寄存器包含一個(gè)三態(tài)輸出緩沖器。
30.一種用于操作一個(gè)FIFO緩沖存儲器設(shè)備的方法，其中該設(shè)備具有一個(gè)嵌入式存儲器設(shè)備和多個(gè)多端口超高速緩沖存儲器設(shè)備，該方法包含以下步驟在第一讀取時(shí)間間隔內(nèi)從第一多端口超高速緩沖存儲器設(shè)備讀取第一頁數(shù)據(jù)；然后在繼第一時(shí)間間隔之后的第二讀取時(shí)間間隔內(nèi)，從第二多端口超高速緩沖存儲器設(shè)備讀取第二頁數(shù)據(jù)；以及在第二讀取時(shí)間間隔結(jié)束之前判優(yōu)以確定相對于第二頁數(shù)據(jù)的接下來要讀取的一頁數(shù)據(jù)在該嵌入式存儲器設(shè)備中是否有效；然后如果接下來要讀取的這頁數(shù)據(jù)是有效的，則在第二讀取時(shí)間間隔內(nèi)將接下來要讀取的這頁數(shù)據(jù)從該嵌入式存儲器設(shè)備傳送到第一多端口超高速緩沖存儲器設(shè)備。
31.如權(quán)利要求30所述的方法，進(jìn)一步包含以下步驟在第二讀取時(shí)間間隔內(nèi)將數(shù)據(jù)寫入到第二多端口超高速緩沖存儲器里；然后在第二讀取時(shí)間間隔內(nèi)從第二多端口超高速緩沖存儲器設(shè)備向該嵌入式存儲器設(shè)備傳送一頁數(shù)據(jù)。
32.如權(quán)利要求31所述的方法，其特征在于所述寫入步驟包含在第一讀取時(shí)間間隔內(nèi)將數(shù)據(jù)寫入到第二多端口超高速緩沖存儲器里。
33.如權(quán)利要求31所述的方法，其特征在于這多個(gè)多端口超高速緩沖存儲器設(shè)備中每個(gè)都包含一個(gè)數(shù)據(jù)輸入寄存器、一個(gè)數(shù)據(jù)輸出寄存器以及一個(gè)多路復(fù)用器，其中該多路復(fù)用器有一個(gè)輸入端連接到該數(shù)據(jù)輸入寄存器的一個(gè)輸出端，和一個(gè)輸出端連接到該數(shù)據(jù)輸出寄存器的一個(gè)輸入端；所述寫入步驟包含將數(shù)據(jù)寫入到第二多端口超高速緩沖存儲器內(nèi)部的一個(gè)數(shù)據(jù)輸入寄存器里；以及所述讀取第二頁數(shù)據(jù)的步驟包含從第二多端口超高速緩沖存儲器內(nèi)部的數(shù)據(jù)輸出寄存器讀取第二頁數(shù)據(jù)。
34.一種用于操作一個(gè)FIFO緩沖存儲器設(shè)備的方法，其中該設(shè)備具有一個(gè)嵌入式存儲器設(shè)備和一個(gè)多端口超高速緩沖存儲器設(shè)備，該方法包含以下步驟當(dāng)從第一多端口位單元內(nèi)部的一個(gè)重發(fā)寄存器讀取第一數(shù)據(jù)時(shí)，同時(shí)將第二數(shù)據(jù)寫入到該多端口超高速緩沖存儲器設(shè)備中的第一多端口位單元內(nèi)部的一個(gè)數(shù)據(jù)輸入寄存器里。
35.如權(quán)利要求34所述的方法，其特征在于在所述寫入第二數(shù)據(jù)的步驟前執(zhí)行以下步驟同時(shí)將第一數(shù)據(jù)寫入到數(shù)據(jù)輸入寄存器和第一多端口位單元內(nèi)部的重發(fā)寄存器里。
36.如權(quán)利要求35所述的方法，其特征在于在所述寫入第二數(shù)據(jù)的步驟前執(zhí)行以下步驟將第一數(shù)據(jù)從第一多端口位單元內(nèi)部的數(shù)據(jù)輸入寄存器傳送到該嵌入式存儲器設(shè)備。
37.一種用于操作一個(gè)FIFO緩沖存儲器設(shè)備的方法，其中該設(shè)備具有一個(gè)嵌入式存儲器設(shè)備和一個(gè)多端口超高速緩沖存儲器設(shè)備，該方法包含以下步驟當(dāng)從該嵌入式存儲器設(shè)備向該多端口超高速緩沖存儲器設(shè)備中的第一多端口位單元內(nèi)部的一個(gè)數(shù)據(jù)輸出寄存器傳送第一數(shù)據(jù)時(shí)，同時(shí)將第二數(shù)據(jù)寫入到第一多端口位單元內(nèi)部的一個(gè)數(shù)據(jù)輸入寄存器里。
38.如權(quán)利要求37所述的方法，其特征在于在所述寫入第二數(shù)據(jù)的步驟前加上以下步驟同時(shí)將第一數(shù)據(jù)寫入到數(shù)據(jù)輸入寄存器和第一多端口位單元內(nèi)部的重發(fā)寄存器里。
39.一種用于操作一個(gè)FIFO緩沖存儲器設(shè)備的方法，其中該設(shè)備具有一個(gè)嵌入式存儲器設(shè)備和多個(gè)多端口超高速緩沖存儲器設(shè)備，該方法包含以下步驟在第一讀取時(shí)間間隔內(nèi)從該多個(gè)多端口超高速緩沖存儲器設(shè)備中的第一讀取第一頁數(shù)據(jù)；然后判優(yōu)以確定相對于該多個(gè)多端口超高速緩沖存儲器設(shè)備中所有數(shù)據(jù)的接下來要讀取的一頁數(shù)據(jù)在該嵌入式存儲器設(shè)備中是否有效；然后如果接下來要讀取的這頁數(shù)據(jù)是有效的，則將接下來要讀取得這頁數(shù)據(jù)從該嵌入式存儲器設(shè)備傳送到這多個(gè)多端口超高速緩沖存儲器設(shè)備中的第一。
40.如權(quán)利要求39所述的方法，其特征在于在所述讀取步驟前加上將第一和第二頁連續(xù)數(shù)據(jù)寫入到這多個(gè)多端口超高速緩沖存儲器設(shè)備里的步驟；所述讀取步驟后面有在第二讀取時(shí)間間隔內(nèi)從這多個(gè)多端口超高速緩沖存儲器設(shè)備中的第二讀取第二頁數(shù)據(jù)的步驟；以及所述判優(yōu)和所述傳送步驟是在第二讀取時(shí)間間隔結(jié)束之前執(zhí)行的。
全文摘要
具有快速通過性能的三端口存儲緩沖器包含一個(gè)定制的適中容量的三端口存儲器陣列,和一個(gè)實(shí)質(zhì)上較大容量的輔助存儲器陣列(例如DRAM陣列),其中該三端口存儲器陣列含有非線性列的三端口單元,這些三端口單元合起來形成四個(gè)獨(dú)立的寄存器,而輔助存儲器陣列有單元尺寸減少的單元。特別地,提供了一種最佳的三端口存儲器陣列,它具有一個(gè)讀端口、一個(gè)寫端口以及一個(gè)雙向輸入/輸出端口。該三端口存儲器陣列經(jīng)由該雙向輸入/輸出端口和該輔助存儲器陣列進(jìn)行內(nèi)部通信,并經(jīng)由該讀和寫數(shù)據(jù)端口和外部設(shè)備(例如外圍設(shè)備)進(jìn)行通信。最好還提供有效的控制電路作為一個(gè)雙向交叉開關(guān),用于在一個(gè)寫到存儲器的時(shí)間間隔內(nèi),以及反之在一個(gè)從存儲器讀取的時(shí)間間隔內(nèi),將該雙向輸入輸出端口的終端(線路IO和IOB)并聯(lián)電連接到該輔助存儲器中的陣列位線(BL和BLB)。最好還提供有電路用于控制該三端口和輔助存儲器陣列的操作,以便使就外部空間來說該緩沖存儲器設(shè)備看起來具有大規(guī)模和高度集成的輔助存儲器陣列的全部容量,以及所有最佳的特征和功能,諸如具有更有限容量的傳統(tǒng)雙端口緩沖存儲器設(shè)備的極大快速通過性能。
文檔編號G06F5/10GK1367491SQ0113389
公開日2002年9月4日 申請日期2001年11月21日 優(yōu)先權(quán)日2000年11月22日
發(fā)明者M·敖, L·Y·陳 申請人:集成裝置技術(shù)公司