專利名稱：節(jié)省資源的硬件環(huán)路的制作方法
背景在設(shè)計(jì)可編程處理器(諸如數(shù)字信號(hào)處理器(DSP)系統(tǒng))時(shí)，兩競(jìng)爭(zhēng)設(shè)計(jì)目標(biāo)是處理速度和功耗。常見(jiàn)處理器包括設(shè)計(jì)為提高軟件指令的執(zhí)行速度的各種硬件。然而，附加硬件通常增加處理器的功耗。
提高可編程處理器的速度的一種技術(shù)是“硬件環(huán)路”，硬件環(huán)路可以是設(shè)計(jì)成加速環(huán)路結(jié)構(gòu)內(nèi)軟件指令的執(zhí)行的專用硬件。硬件環(huán)路可通過(guò)把指令高速緩存在本地寄存器中來(lái)減少用來(lái)執(zhí)行軟件環(huán)路的時(shí)鐘周期，從而降低多次從存儲(chǔ)設(shè)備或指令高速緩存取同一指令的需要。
附圖簡(jiǎn)述

圖1是說(shuō)明根據(jù)本發(fā)明的一實(shí)施例自適應(yīng)的可編程處理器的例子的框圖。
圖2是說(shuō)明根據(jù)本發(fā)明的一實(shí)施例的流水線的框圖。
圖3是說(shuō)明根據(jù)本發(fā)明的一實(shí)施例裝入早期寄存器的示例過(guò)程的流程圖。
圖4是說(shuō)明根據(jù)本發(fā)明的一實(shí)施例的一或更多流水線的有效使用的框圖。
圖5是說(shuō)明根據(jù)本發(fā)明的一實(shí)施例用環(huán)路建立指令來(lái)確定早期寄存器值的例子的流程圖。
圖6是說(shuō)明硬件環(huán)路單元的一實(shí)施例的電路框圖。
圖7是說(shuō)明根據(jù)本發(fā)明的一實(shí)施例的硬件的再使用的流程圖。
發(fā)明詳述圖1是說(shuō)明根據(jù)本發(fā)明實(shí)施例的設(shè)置成支持有效硬件環(huán)路的可編程處理器2的框圖。處理器2可包括向流水線4發(fā)送控制信號(hào)的控制單元6?？刂茊卧?可包括促進(jìn)快速硬件環(huán)路8而不大大增加處理器2的功耗。
為支持硬件環(huán)路，處理器2可通過(guò)設(shè)定環(huán)路的進(jìn)入和退出條件支持啟動(dòng)硬件(諸如硬件環(huán)路單元7)的環(huán)路建立指令。進(jìn)入和退出條件可由環(huán)路條件(頂、底和計(jì)數(shù))定義。頂條件可定義環(huán)路的第一指令(頂)。底條件可定義環(huán)路的最后指令(底)。而計(jì)數(shù)條件可定義環(huán)路的許多迭代。
硬件環(huán)路的進(jìn)入可出現(xiàn)于第一“頂匹配”。當(dāng)程序計(jì)數(shù)器(PC)指向環(huán)路的頂指令時(shí)，出現(xiàn)頂匹配。硬件環(huán)路的退出可出現(xiàn)于最后“底匹配”。當(dāng)程序計(jì)數(shù)器(PC)指向環(huán)路的底指令時(shí)，出現(xiàn)底匹配。
通過(guò)在第一頂匹配啟動(dòng)計(jì)數(shù)并在每個(gè)底匹配減少計(jì)數(shù)，硬件可跟蹤何時(shí)遭遇最后底匹配。這樣，環(huán)路條件頂、底和計(jì)數(shù)可定義硬件環(huán)路的進(jìn)入和退出條件。
處理器2可包括一或更多流水線4及一控制單元6。作為示例，流水線4可包括一或更多系統(tǒng)流水線、一或更多數(shù)據(jù)地址生成流水線、一或更多執(zhí)行單元流水線及為特定實(shí)現(xiàn)所需的一或更多附加流水線?？刂茊卧?可控制在時(shí)鐘周期期間指令和/或數(shù)據(jù)經(jīng)流水線4的流動(dòng)。例如，在指令處理期間，控制單元6可指導(dǎo)流水線的各種組件對(duì)指令解碼并正確執(zhí)行相應(yīng)的操作包括，例如，將結(jié)果寫(xiě)回存儲(chǔ)器。
指令可裝入一或更多流水線4的第一階段并通過(guò)后續(xù)階段處理。一階段可與其他階段并行處理。數(shù)據(jù)在系統(tǒng)的周期期間經(jīng)過(guò)流水線4的階段間。指令的結(jié)果快速承接地出現(xiàn)于流水線4的端點(diǎn)。
圖2是說(shuō)明根據(jù)本發(fā)明一實(shí)施例的一示例流水線的框圖。流水線10有促進(jìn)在單個(gè)時(shí)鐘周期期間的多指令執(zhí)行的多階段。在流水線10中，指令在第一時(shí)鐘周期期間進(jìn)入取指令(IF)階段12。指令在后續(xù)時(shí)鐘周期期間沿流水線繼續(xù)。通常，另一指令在后續(xù)時(shí)鐘周期期間進(jìn)入IF階段12，然后在后續(xù)時(shí)鐘周期期間沿流水線繼續(xù)。類似地，附加指令分別在后續(xù)時(shí)鐘周期期間進(jìn)入IF階段12。流水線中的階段數(shù)可定義流水線同時(shí)服務(wù)的指令數(shù)。
流水線的不同階段可如下工作。指令在IF階段期間由取單元13取并在DEC階段14期間從指令寄存器15解碼。在AC階段18期間，一或更多數(shù)據(jù)地址生成器19計(jì)算用來(lái)執(zhí)行操作的存儲(chǔ)器地址。數(shù)據(jù)地址生成器19含有一或更多算術(shù)邏輯單元(ALU)以促進(jìn)計(jì)算。
在執(zhí)行階段(EX 1至EX n)22A至22N期間，執(zhí)行單元23和29執(zhí)行特定操作，諸如添加或倍增兩數(shù)目。執(zhí)行單元可含有特殊的硬件包括，例如，一或更多ALU浮點(diǎn)單元(FPU)和桶形移位器，來(lái)執(zhí)行這些操作，盡管本發(fā)明的范圍不限于該方面。多種數(shù)據(jù)應(yīng)用于執(zhí)行單元，諸如數(shù)據(jù)地址生成器生成的地址、從存儲(chǔ)器檢索的數(shù)據(jù)或從數(shù)據(jù)寄存器檢索的數(shù)據(jù)。在寫(xiě)回階段(WB)30期間，結(jié)果寫(xiě)入存儲(chǔ)器位置或流水線外部的數(shù)據(jù)寄存器或諸如體系結(jié)構(gòu)寄存器32之類的流水線中的數(shù)據(jù)寄存器。流水線10的階段包括一或更多存儲(chǔ)電路(諸如觸發(fā)器)用來(lái)存儲(chǔ)數(shù)據(jù)。
如上所述，處理器2支持環(huán)路建立指令。環(huán)路建立指令通過(guò)將硬件環(huán)路的邊界(例如，頂和底)寫(xiě)入體系結(jié)構(gòu)寄存器32啟動(dòng)硬件環(huán)路。環(huán)路建立指令也可啟動(dòng)體系結(jié)構(gòu)寄存器32中的計(jì)數(shù)，顯示將要完成的環(huán)路的次數(shù)。另外，環(huán)路建立指令定義偏置，顯示在到達(dá)環(huán)路的頂之前而在環(huán)路建立指令之后的指令的數(shù)目。啟動(dòng)硬件環(huán)路后，硬件環(huán)路在流水線10中工作直到環(huán)路的退出條件得到滿足(例如，計(jì)數(shù)為0的底匹配)。
一旦指令確認(rèn)(例如，當(dāng)環(huán)路建立指令退出WB階段30時(shí))，通常裝入體系結(jié)構(gòu)寄存器32。因此，直到從環(huán)路建立指令進(jìn)入流水線10時(shí)已有數(shù)個(gè)時(shí)鐘周期經(jīng)過(guò)才對(duì)體系結(jié)構(gòu)寄存器32中存儲(chǔ)的進(jìn)入和退出條件加以更新。因?yàn)橹钡揭延袛?shù)個(gè)時(shí)鐘周期經(jīng)過(guò)才對(duì)進(jìn)入和退出條件加以更新，存在建立硬件環(huán)路的延遲。例如，如果在環(huán)路建立指令確認(rèn)之前環(huán)路中的第一指令進(jìn)入流水線10，不建立體系結(jié)構(gòu)寄存器來(lái)把指令標(biāo)識(shí)為環(huán)路的一部分。而且，這隨流水線深度的上升而上升。
在一實(shí)施例中，處理器2通過(guò)維持一組早期寄存器34在流水線中來(lái)處理這些問(wèn)題。如圖2所示，早期寄存器ETop 34A和EBot 34B駐留于解碼階段而Ecnt 34C駐留于AC階段。
實(shí)現(xiàn)一組早期寄存器34通過(guò)降低或避免環(huán)路建立罰(panalty)提高處理器2的處理速度。如上所述，在環(huán)路建立指令進(jìn)入流水線時(shí)及寫(xiě)體系結(jié)構(gòu)寄存器時(shí)之間經(jīng)過(guò)數(shù)個(gè)時(shí)鐘周期。不過(guò)，早在環(huán)路建立指令寫(xiě)至體系結(jié)構(gòu)寄存器之前裝入早期寄存器。由此，實(shí)現(xiàn)早期寄存器降低建立硬件環(huán)路所花時(shí)間。
早期寄存器是用來(lái)預(yù)測(cè)或推測(cè)體系結(jié)構(gòu)寄存器值的推測(cè)寄存器。與體系結(jié)構(gòu)寄存器不同，推測(cè)寄存器不得到系統(tǒng)指令集的支持。因此，不用程序碼接入推測(cè)寄存器。由此，程序員不能用對(duì)體系結(jié)構(gòu)寄存器一樣的方法將數(shù)據(jù)移入或移出推測(cè)寄存器。
有數(shù)種不同的方法裝入早期寄存器。例如，早期寄存器只作為執(zhí)行向體系結(jié)構(gòu)寄存器的正常指令寄存器移動(dòng)的結(jié)果而裝入。換言之，系統(tǒng)指導(dǎo)體系結(jié)構(gòu)寄存器裝入一些其他寄存器的內(nèi)容，并作為結(jié)果，更新早期寄存器。另一裝入寄存器的方法是從存儲(chǔ)器裝入。換言之，系統(tǒng)從存儲(chǔ)器取數(shù)據(jù)，用該數(shù)據(jù)裝入體系結(jié)構(gòu)寄存器，并更新早期寄存器。
然而，從存儲(chǔ)器的正常寄存器移動(dòng)或裝入存在的問(wèn)題在于，帶來(lái)環(huán)路建立罰。出現(xiàn)罰是因?yàn)橄到y(tǒng)拖延流水線至有數(shù)據(jù)可寫(xiě)。為避免罰，在寫(xiě)體系結(jié)構(gòu)寄存器之前用環(huán)路建立指令裝入早期寄存器。
下例說(shuō)明用來(lái)調(diào)用示例環(huán)路建立機(jī)器指令的語(yǔ)法LSETUP(PC Relative Top，PC Relative Bottom)Counter＝XPC Relative Top規(guī)定當(dāng)前指令至環(huán)路頂?shù)木嚯x(Start Offset)。PC RelativeBottom規(guī)定當(dāng)前指令至環(huán)路底的距離(End Offset)。另外，計(jì)數(shù)器變量規(guī)定計(jì)數(shù)器寄存器和顯示環(huán)路中迭代的數(shù)目的環(huán)路計(jì)數(shù)。
圖3是說(shuō)明根據(jù)本發(fā)明的一實(shí)施例裝入早期寄存器的定時(shí)的流程圖。如所述，環(huán)路建立指令含有計(jì)數(shù)值、頂值和底值形式的環(huán)路條件。這三值共同定義硬件環(huán)路的進(jìn)入和退出條件。
計(jì)數(shù)值表示環(huán)路制造的迭代數(shù)目。一旦環(huán)路建立指令進(jìn)入AC(38)，計(jì)數(shù)值寫(xiě)入ECnt寄存器(39)。起初寫(xiě)至Ecnt寄存器經(jīng)從數(shù)據(jù)寄存器的寄存器移動(dòng)進(jìn)行。在一工作模式中，用數(shù)據(jù)地址生成(DAG)流水線的指針寄存器(PREGS)中含有的數(shù)據(jù)寫(xiě)Ecnt寄存器。如有必要，用一流水線中的ALU從環(huán)路建立指令計(jì)算計(jì)數(shù)值。
頂和底值顯示哪一指令是環(huán)路頂而哪一指令是環(huán)路底。不過(guò)，環(huán)路建立指令中的頂和底值是程序計(jì)數(shù)器(PC)相對(duì)。因此，用AC階段中的計(jì)算(40)獲得分別寫(xiě)入ETop 34A和EBot 34B寄存器的頂和底值。環(huán)路建立指令進(jìn)入EX 1(41)后，頂和底值寫(xiě)入ETop 34A和EBot 34B寄存器(42)。
根據(jù)本發(fā)明的一實(shí)施例，系統(tǒng)資源得到有效實(shí)現(xiàn)。照此方式，無(wú)須附加系統(tǒng)硬件來(lái)處理硬件環(huán)路。如上所述，環(huán)路建立指令中含有硬件環(huán)路的環(huán)路條件。通過(guò)有效再使用處理器中含有的可用ALU，不需要專用硬件環(huán)路ALU便建立硬件環(huán)路。
圖4是根據(jù)本發(fā)明的一實(shí)施例說(shuō)明有效使用一或更多流水線的框圖。環(huán)路建立指令由取單元在IF階段期間取并在DEC階段14期間從指令寄存器(未示出)解碼。在此方面，環(huán)路建立指令傳送給不同流水線中的可用ALU(50，51)，這樣，并行計(jì)算所有環(huán)路條件。
例如，在特定實(shí)施例中，使用第一流水線(例如，第一DAG流水線60)中的ALU52傳送計(jì)數(shù)值并執(zhí)行任一必要的轉(zhuǎn)移或計(jì)算。另外，使用第二流水線(例如，第二DAG流水線62)中的ALU50從環(huán)路建立指令計(jì)算環(huán)路的底值。而且，使用第三流水線(例如，系統(tǒng)流水線64的支單元54中含有的)中的ALU51從環(huán)路建立指令計(jì)算環(huán)路的頂值。按此方式，并行計(jì)算環(huán)路條件。而且，不管系統(tǒng)是否配置成處理硬件環(huán)路，相應(yīng)ALU全部是可用的資源。這樣，通過(guò)再使用這些可用的資源，上述實(shí)現(xiàn)避免處理硬件環(huán)路的硬件的不必要的增加。
計(jì)算環(huán)路條件后，這些條件寫(xiě)至一組早期(或推測(cè))寄存器34。裝入ETop寄存器34A以指向環(huán)路的第一指令(或環(huán)路頂)。裝入EBot寄存器34B以指向環(huán)路的最后指令(或環(huán)路底)。裝入ECnt寄存器34C以規(guī)定環(huán)路將重復(fù)的次數(shù)。在一實(shí)施例中，ECnt34C向下計(jì)數(shù)，每遭遇底匹配便遞減。
除向早期寄存器34寫(xiě)所計(jì)算的環(huán)路條件外，該數(shù)據(jù)也傳送給在寫(xiě)回階段中被寫(xiě)的一組體系結(jié)構(gòu)寄存器32。根據(jù)本發(fā)明的另一實(shí)施例，該數(shù)據(jù)沿許多可用的流水線傳送。按此方式，并行寫(xiě)兩或更多體系結(jié)構(gòu)寄存器32。而且，不需要附加存儲(chǔ)硬件(諸如附加觸發(fā)器)來(lái)將環(huán)路條件傳輸至WB。
在特定實(shí)施例中，使用第一流水線(例如，DAG流水線60)將計(jì)數(shù)變量傳輸?shù)襟w系結(jié)構(gòu)寄存器32A。另外，使用第二流水線(例如，DAG流水線62)將計(jì)數(shù)變量傳輸?shù)襟w系結(jié)構(gòu)寄存器32B。而且，使用第三流水線(例如，系統(tǒng)流水線64)將底變量傳輸?shù)襟w系結(jié)構(gòu)寄存器32C。不管系統(tǒng)是否設(shè)置成處理硬件環(huán)路，這些相應(yīng)的流水線全部是可用的資源。這樣，通過(guò)再使用這些可用的資源，上述實(shí)現(xiàn)避免處理硬件環(huán)路的硬件的不必要的增加。
再使用流水線實(shí)現(xiàn)數(shù)個(gè)優(yōu)點(diǎn)。例如，假如只使用單個(gè)流水線計(jì)算環(huán)路條件，用單個(gè)ALU執(zhí)行所有必要的計(jì)算要花費(fèi)數(shù)個(gè)時(shí)鐘周期。而且，假如只使用單個(gè)流水線傳播環(huán)路條件，將數(shù)據(jù)傳送給WB要花費(fèi)另外的時(shí)鐘周期。由此，再使用附加流水線通過(guò)避免這些附加環(huán)路建立罰來(lái)支持改進(jìn)的系統(tǒng)性能。另外，如上所述，再使用現(xiàn)有流水線實(shí)現(xiàn)處理器內(nèi)硬件的減少。而且，這促進(jìn)向兩個(gè)或更多寄存器并行地寫(xiě)環(huán)路條件。
圖5是根據(jù)本發(fā)明的一實(shí)施例說(shuō)明計(jì)算早期寄存器值的操作模式的流程圖。根據(jù)一格式，環(huán)路建立指令規(guī)定數(shù)個(gè)建立變量包括Start Offset(S-Offset)和End Offset(E-Offset)。S-Offset規(guī)定指令流中從環(huán)路建立指令至環(huán)路中第一指令的距離。類似地，如果環(huán)路建立和第一指令間有兩指令，則S-Offset是環(huán)路建立指令和兩指令的寬度。
如圖5所示，S-Offset和E-Offset通常由環(huán)路建立指令(74)規(guī)定。不過(guò)，環(huán)路建立指令規(guī)定相對(duì)程序計(jì)數(shù)器(PC)的偏置。因此，PC值也得到確定(75)。然后用PC值和S-Offset計(jì)算ETop寄存器數(shù)據(jù)(76)。而且，用PC值和E-Offset計(jì)算EBot寄存器數(shù)據(jù)(77)。一旦計(jì)算，早期寄存器數(shù)據(jù)寫(xiě)至早期寄存器(78)。再一次，通過(guò)再使用系統(tǒng)中的可用ALU，并行計(jì)算早期寄存器數(shù)據(jù)，而無(wú)須增加不需要的硬件。
比較圖2和圖5說(shuō)明當(dāng)寫(xiě)ETop和EBot寄存器時(shí)的示例定時(shí)。步驟(74)和(75)出現(xiàn)于DEC階段14。計(jì)算步驟(76)和(77)出現(xiàn)于AC階段18。因此，寫(xiě)步驟(78)出現(xiàn)于EX 1步驟22A。
一旦裝入，用早期寄存器建立硬件環(huán)路。圖6是說(shuō)明連接流水線10的取指令(IF)單元13和解碼器單元17的硬件環(huán)路單元7的一實(shí)施例的框圖。在一實(shí)施例中，用早期寄存器檢測(cè)指令流84中的環(huán)路。用一或更多環(huán)路指令裝入環(huán)路硬件86。一旦裝入，從環(huán)路硬件反復(fù)地發(fā)布環(huán)路指令。這樣，如果檢測(cè)到硬件環(huán)路，一或更多環(huán)路指令只由IF單元13取一次，并從硬件環(huán)路單元7重復(fù)發(fā)布。
圖7是根據(jù)本發(fā)明的一實(shí)施例說(shuō)明硬件的再使用的流程圖。使用可用硬件，當(dāng)接收環(huán)路建立指令時(shí)，并行計(jì)算第一環(huán)路條件和第二環(huán)路條件(102和104)。這些條件用，例如，第一和第二算術(shù)邏輯單元(ALU)來(lái)計(jì)算。而且，這些ALU駐留于不同的流水線中?；蛘撸民v留于其他可用流水線中的附加ALU計(jì)算附加環(huán)路條件。
一旦計(jì)算環(huán)路條件(102和104)，它們寫(xiě)入推測(cè)寄存器(106)并用來(lái)建立硬件環(huán)路。另外，環(huán)路條件分別經(jīng)第一流水線和第二流水線傳播到一組體系結(jié)構(gòu)寄存器(108和110)。如果需傳播附加環(huán)路條件，使用附加流水線。一旦傳播，環(huán)路條件寫(xiě)至一組體系結(jié)構(gòu)寄存器(112)。
從環(huán)路建立指令計(jì)算環(huán)路條件需要使用一或更多ALU。而且，將計(jì)算的條件傳播到一組體系結(jié)構(gòu)寄存器對(duì)每個(gè)環(huán)路條件需要每個(gè)傳送階段的存儲(chǔ)電路(例如，觸發(fā)器)。通過(guò)有效實(shí)現(xiàn)可用系統(tǒng)資源，建立硬件環(huán)路不需要附加硬件環(huán)路ALU和觸發(fā)器。
已描述本發(fā)明的各種實(shí)施例。例如，通常不用于硬件環(huán)路上下文中的硬件的再使用已針對(duì)在處理器內(nèi)的實(shí)施進(jìn)行了描述。所述處理器實(shí)現(xiàn)于多種系統(tǒng)包括通用計(jì)算系統(tǒng)、數(shù)字處理系統(tǒng)、膝上計(jì)算機(jī)、個(gè)人數(shù)字助理(PDA)和蜂窩電話。在本文中，上述硬件的再使用容易地得到使用以促進(jìn)有效硬件環(huán)路。在這樣的系統(tǒng)中，處理器耦合存儲(chǔ)設(shè)備，諸如閃存設(shè)備或存儲(chǔ)操作系統(tǒng)和其他軟件應(yīng)用的靜態(tài)隨機(jī)存取存儲(chǔ)器(SRAM)。這些及其他實(shí)施例處于下列權(quán)利要求的范圍內(nèi)。
權(quán)利要求
1.一種方法，其特征在于，包括經(jīng)流水線處理器的第一流水線傳播硬件環(huán)路的第一環(huán)路條件；及經(jīng)流水線處理器的第二流水線傳播第二環(huán)路條件。
2.如權(quán)利要求1所述的方法，其特征在于，還包括在傳播環(huán)路條件前將環(huán)路條件寫(xiě)至第一組寄存器，及在傳播環(huán)路條件后將環(huán)路條件寫(xiě)至第二組寄存器。
3.如權(quán)利要求1所述的方法，其特征在于，并行傳播第一和第二環(huán)路條件。
4.如權(quán)利要求1所述的方法，其特征在于，還包括經(jīng)第三流水線傳播第三環(huán)路條件。
5.如權(quán)利要求2所述的方法，其特征在于，還包括在將環(huán)路條件寫(xiě)至第一組寄存器前生成硬件環(huán)路的環(huán)路條件。
6.如權(quán)利要求5所述的方法，其特征在于，生成環(huán)路條件包括從環(huán)路建立指令中的程序計(jì)數(shù)器相對(duì)數(shù)據(jù)計(jì)算環(huán)路條件中的至少一個(gè)。
7.一種方法，其特征在于，包括用第一流水線中的第一算術(shù)邏輯單元從環(huán)路建立指令計(jì)算硬件環(huán)路的第一環(huán)路條件；及用第二流水線中的第二算術(shù)邏輯單元從環(huán)路建立指令計(jì)算硬件環(huán)路的第二環(huán)路條件。
8.如權(quán)利要求7所述的方法，其特征在于，還包括向第一組寄存器寫(xiě)第一和第二環(huán)路條件。
9.如權(quán)利要求7所述的方法，其特征在于，還包括用第三流水線中的第三算術(shù)邏輯單元從環(huán)路建立指令計(jì)算硬件環(huán)路的第三環(huán)路條件；及向第一組寄存器寫(xiě)第一、第二和第三環(huán)路條件。
10.如權(quán)利要求7所述的方法，其特征在于，計(jì)算第一環(huán)路條件和計(jì)算第二環(huán)路條件并行發(fā)生。
11.如權(quán)利要求8所述的方法，其特征在于，還包括經(jīng)第一流水線將第一環(huán)路條件傳播至第二組寄存器。
12.如權(quán)利要求11所述的方法，其特征在于，還包括經(jīng)第二流水線將第二環(huán)路條件傳播至第二組寄存器。
13.一種設(shè)備，其特征在于，包括包括第一算術(shù)邏輯單元的第一流水線及包括第二算術(shù)邏輯單元的第二流水線，及耦合至流水線的控制單元，所述控制單元自適應(yīng)為用第一流水線中的第一算術(shù)邏輯單元從環(huán)路建立指令計(jì)算硬件環(huán)路的第一環(huán)路條件；及用第二流水線中的第二算術(shù)邏輯單元從環(huán)路建立指令計(jì)算硬件環(huán)路的第二環(huán)路條件。
14.如權(quán)利要求13所述的設(shè)備，其特征在于，所述設(shè)備還包括耦合控制單元的第一組寄存器，其中，控制單元進(jìn)一步自適應(yīng)為將硬件環(huán)路的第一和第二環(huán)路條件寫(xiě)至第一組寄存器。
15.如權(quán)利要求14所述的設(shè)備，其特征在于，所述設(shè)備還包括耦合控制單元的第三流水線，第三流水線包括第三算術(shù)邏輯單元，控制單元進(jìn)一步自適應(yīng)為用第三流水線中的第三算術(shù)邏輯單元從環(huán)路建立指令計(jì)算硬件環(huán)路的第三環(huán)路條件；及向第一組寄存器寫(xiě)硬件環(huán)路的第一、第二和第三環(huán)路條件。
16.如權(quán)利要求14所述的設(shè)備，其特征在于，所述設(shè)備還包括耦合控制單元的第二組寄存器，其中，控制單元進(jìn)一步自適應(yīng)為經(jīng)第一流水線將環(huán)路條件中的至少一個(gè)傳播至第二組寄存器。
17.如權(quán)利要求16所述的設(shè)備，其特征在于，控制單元進(jìn)一步自適應(yīng)為經(jīng)第二流水線將環(huán)路條件中的至少一個(gè)傳播至第二組寄存器。
18.如權(quán)利要求15所述的設(shè)備，其特征在于，所述設(shè)備還包括耦合控制單元的第二組寄存器，控制單元進(jìn)一步自適應(yīng)為經(jīng)第一流水線將環(huán)路條件中的至少一個(gè)傳播至第二組寄存器；經(jīng)第二流水線將環(huán)路條件中的至少一個(gè)傳播至第二組寄存器；經(jīng)第三流水線將環(huán)路條件中的至少一個(gè)傳播至第二組寄存器。
19.如權(quán)利要求14所述的設(shè)備，其特征在于，第一組寄存器是推測(cè)寄存器。
20.如權(quán)利要求13所述的設(shè)備，其特征在于，流水線中有至少一個(gè)是數(shù)據(jù)地址生成流水線。
21.如權(quán)利要求13所述的設(shè)備，其特征在于，流水線中有至少一個(gè)是系統(tǒng)流水線。
22.一種設(shè)備，包括一組寄存器、第一流水線和第二流水線；及耦合所述寄存器組、所述第一流水線和所述第二流水線的控制單元，所述控制單元自適應(yīng)為經(jīng)第一流水線將硬件環(huán)路的至少一環(huán)路條件傳播至所述寄存器組；及經(jīng)第二流水線將硬件環(huán)路的至少一環(huán)路條件傳播至所述寄存器組。
23.如權(quán)利要求22所述的設(shè)備，其特征在于，所述寄存器組是第二組寄存器，所述設(shè)備還包括耦合控制單元的第一組寄存器，其中，控制單元進(jìn)一步自適應(yīng)為在將環(huán)路條件中的至少一個(gè)傳播至第二組寄存器前將硬件環(huán)路的環(huán)路條件寫(xiě)至第一組寄存器。
24.如權(quán)利要求22所述的設(shè)備，其特征在于，流水線中有至少一個(gè)是數(shù)據(jù)地址生成流水線。
25.如權(quán)利要求22所述的設(shè)備，其特征在于，流水線中有至少一個(gè)是系統(tǒng)流水線。
26.一種系統(tǒng)，其特征在于，包括靜態(tài)隨機(jī)存取存儲(chǔ)設(shè)備；耦合靜態(tài)隨機(jī)存取存儲(chǔ)設(shè)備的處理器，其中，處理器包括第一組寄存器、第一流水線、第二流水線和控制單元，控制單元自適應(yīng)為用第一流水線中的第一算術(shù)邏輯單元從環(huán)路建立指令計(jì)算硬件環(huán)路的第一環(huán)路條件，用第二流水線中的第二算術(shù)邏輯單元從環(huán)路建立指令計(jì)算硬件環(huán)路的第二環(huán)路條件；及向第一組寄存器寫(xiě)硬件環(huán)路的第一和第二環(huán)路條件。
27.如權(quán)利要求26所述的系統(tǒng)，其特征在于，處理器包括第三流水線，控制單元進(jìn)一步自適應(yīng)為用第三流水線中的第三算術(shù)邏輯單元從環(huán)路建立指令計(jì)算硬件環(huán)路的第三環(huán)路條件；及向第一組寄存器寫(xiě)硬件環(huán)路的第一、第二和第三環(huán)路條件。
28.一種系統(tǒng)，其特征在于，包括靜態(tài)隨機(jī)存取存儲(chǔ)設(shè)備；耦合靜態(tài)隨機(jī)存取存儲(chǔ)設(shè)備的處理器，其中，處理器包括第一組寄存器、第二組寄存器、第一流水線、第二流水線和控制單元，控制單元自適應(yīng)為將硬件環(huán)路的環(huán)路條件寫(xiě)至第一組寄存器；經(jīng)第一流水線將環(huán)路條件中的至少一個(gè)傳播至第二組寄存器；及經(jīng)第二流水線將環(huán)路條件中的至少一個(gè)傳播至第二組寄存器。
29.如權(quán)利要求28所述的系統(tǒng)，其特征在于，所述處理器還包括第三流水線，所述控制單元進(jìn)一步自適應(yīng)為經(jīng)第三流水線將環(huán)路條件中的至少一個(gè)傳播至第二組寄存器。
30.如權(quán)利要求28所述的系統(tǒng)，其特征在于，所述控制單元進(jìn)一步自適應(yīng)為用第一流水線中的第一算術(shù)邏輯單元從環(huán)路建立指令計(jì)算硬件環(huán)路的第一環(huán)路條件；及用第二流水線中的第二算術(shù)邏輯單元從環(huán)路建立指令計(jì)算硬件環(huán)路的第二環(huán)路條件。
全文摘要
在一實(shí)施例中，可編程處理器自適應(yīng)為支持硬件環(huán)路。處理器可包括諸如第一組寄存器、第二組寄存器、第一流水線和第二流水線之類的硬件。而且，處理器可包括實(shí)現(xiàn)硬件環(huán)路時(shí)自適應(yīng)為有效實(shí)現(xiàn)硬件的控制單元。
文檔編號(hào)G06F9/38GK1481527SQ01820774
公開(kāi)日2004年3月10日 申請(qǐng)日期2001年12月20日 優(yōu)先權(quán)日2000年12月20日
發(fā)明者R·伊努埃, R·P·辛格, C·P·羅斯, G·A·奧弗坎普, R 伊努埃, 奧弗坎普, 羅斯, 辛格 申請(qǐng)人:英特爾公司, 模擬設(shè)備股份有限公司