專利名稱：用于微處理器的中斷控制器的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種用于微處理器的中斷控制器，所述微處理器具有多個(gè)事件存儲器，它們被組合來形成至少一組，并且每個(gè)事件存儲器具有用于一個(gè)設(shè)置信號的輸入端和用于一個(gè)事件存儲器信號的輸出端，所述事件存儲器信號描述事件存儲器的狀態(tài)，其中當(dāng)檢測到于這個(gè)事件存儲器相關(guān)的事件信號的啟動時(shí)，所述用于事件存儲器的設(shè)置信號變?yōu)橛行?，其中事件存儲器信號連接到用于微處理器的中斷信號，其中微處理器經(jīng)由數(shù)據(jù)總線來對事件存儲器信號進(jìn)行讀和寫訪問，并且其中每個(gè)事件存儲器具有用于一個(gè)復(fù)位信號的輸入端。
背景技術(shù)：
這個(gè)中斷控制器打算用于例如用于記錄或再現(xiàn)光信息介質(zhì)上的信息的設(shè)備中。
當(dāng)特定事件發(fā)生時(shí)，中斷控制器中斷在微處理器中的程序執(zhí)行，以便微處理器能夠在繼續(xù)執(zhí)行被中斷的程序之前執(zhí)行被稱為中斷例程的程序例程。當(dāng)檢測到對應(yīng)的事件信號的啟動時(shí)，以中斷信號的形式來向微處理器發(fā)信號通知這樣的事件的發(fā)生。按照微處理器的使用或任務(wù)，每個(gè)事件信號或中斷信號可以具有與其相關(guān)的專用的中斷例程?；蛘?，可以向不同的事件信號或中斷信號分配相同的中斷例程。
另外，中斷控制器被公知可以特別地用于啟動或停用獨(dú)立的中斷信號。因?yàn)橛袝r(shí)不可能中斷程序執(zhí)行，并且中斷信號可能在中斷再次可能之前實(shí)際再次失效，因此一般存儲事件信號的啟動直到微處理器實(shí)際地執(zhí)行相關(guān)的中斷例程。為此，提供了一個(gè)“事件存儲器(event memory)”，當(dāng)例如作為邊緣檢測的結(jié)果而檢測到事件信號的啟動時(shí)設(shè)置事件存儲器，當(dāng)相關(guān)的中斷例程被執(zhí)行時(shí)復(fù)位事件存儲器。
事件存儲器的復(fù)位原則上可以被微處理器本身觸發(fā)而不受中斷例程的影響，或者可以被中斷例程中的指令觸發(fā)。
只有每個(gè)中斷信號具有與其相關(guān)的專用的中斷例程的時(shí)候，僅僅通過微處理器本身而不受中斷例程影響的事件存儲器的復(fù)位一般才是可能的，并且停用中斷信號的一個(gè)裝置被布置在事件存儲器的上游。
但是，停用中斷信號的裝置一般被布置在事件存儲器的下游，以便在中斷信號的簡短停用期間發(fā)生的事件也可以被處理。但是，這個(gè)配置要求在重新啟動之前有可能在特定的基礎(chǔ)上有選擇地復(fù)位與被停用的中斷信號相關(guān)的事件存儲器，以便防止一個(gè)事件無意觸發(fā)中斷，這在過去是一個(gè)長的過程，例如在長時(shí)間的停用的情況下。這需要一個(gè)使用程序命令來復(fù)位的裝置。
如果一個(gè)具體的中斷例程被不同的事件繼而被不同的中斷信號調(diào)用，則中斷例程一般能夠建立哪個(gè)事件或哪些事件已經(jīng)觸發(fā)了中斷例程。為此，微處理器讀訪問事件存儲器信號。僅僅當(dāng)中斷例程已經(jīng)讀取了事件存儲器的狀態(tài)的時(shí)候，事件存儲器被復(fù)位。這也需要一個(gè)利用程序命令來復(fù)位的裝置。
實(shí)際上，事件存儲器經(jīng)常被組合為組來被微處理器訪問，以便改善有效性。因此，例如在具有8位數(shù)據(jù)總線寬度的微處理器的情況下，8個(gè)相應(yīng)的事件存儲器被組合形成一個(gè)8比特的值。因此，一個(gè)8位處理器能夠同時(shí)訪問最多8個(gè)事件存儲器。如果存在多于8個(gè)事件存儲器，則這樣的處理器需要以多個(gè)連續(xù)步驟訪問事件存儲器或事件存儲器組。
用于復(fù)位事件存儲器的不同方法是從實(shí)踐中了解的。
一種選擇用于微處理器一讀取事件存儲器組的狀態(tài)就由復(fù)位電路復(fù)位的這個(gè)組中的所有事件存儲器。但是這個(gè)方法不允許單獨(dú)的事件存儲器被特定地復(fù)位。另外，它要求復(fù)位電路的非常復(fù)雜的實(shí)現(xiàn)方式，以便保證僅僅復(fù)位已經(jīng)被微處理器當(dāng)讀取所述組時(shí)檢測為有效的那些事件存儲器，因?yàn)樵谖⑻幚砥鞯淖x訪問期間，用于所述組的中斷信號可以變得有效，并且因此在讀取期間改變了所述組的狀態(tài)。如果一個(gè)事件存儲器被復(fù)位而不用微處理器已經(jīng)將這個(gè)事件存儲器檢測為有效，則這個(gè)事件并不被處理而被丟失。
在一個(gè)組或所有組中的所有事件存儲器被程序命令而不是復(fù)位電路復(fù)位同樣是公知的實(shí)踐，像在上述的情況中一樣——具體上是如果在讀取期間或在讀取和復(fù)位之間所述組的狀態(tài)被新事件改變，產(chǎn)生相同的問題。
同樣是公知實(shí)踐的是，使得微處理器可以讀訪問和寫訪問事件存儲器。這意味著即使當(dāng)事件存儲器已經(jīng)被組合到一組中的時(shí)候，單獨(dú)的事件存儲器的特定改變、特別是復(fù)位是可能的。微處理器讀取組的狀態(tài)，改變已經(jīng)讀取的數(shù)據(jù)值以便要復(fù)位的事件存儲器被清除，讀取返回組的新狀態(tài)。如果在讀取期間或在讀取和復(fù)位之間由新的事件改變了組的狀態(tài)，則這個(gè)方法也可能丟失未處理的事件。在這種情況下，微處理器在讀取期間將用于新事件的事件存儲器檢測未仍然無效，并且將這個(gè)無效狀態(tài)寫回這些事件存儲器，其結(jié)果是事件被丟失。

發(fā)明內(nèi)容
因此，本發(fā)明的目的在于設(shè)計(jì)一種在上述前言中所述類型的中斷控制器，以便可以在特定的基礎(chǔ)上單獨(dú)地或以組來改變事件存儲器，而事件不在處理中被無意丟失——這意味著它們不能被處理。
通過在獨(dú)立權(quán)利要求1中指定的特征來實(shí)現(xiàn)這個(gè)目的。在從屬權(quán)利要求中指定了有益的細(xì)化部分。
本發(fā)明的中斷控制器的特征在于，當(dāng)微處理器利用第一寫信號進(jìn)行寫訪問包括特定事件存儲器的一個(gè)組的時(shí)候，用于在這個(gè)組中的這個(gè)事件存儲器的復(fù)位信號變得有效，并且，來自與這個(gè)事件存儲器相關(guān)的微處理器的單獨(dú)信號在數(shù)據(jù)總線上有效。本發(fā)明的中斷控制器因此使得單獨(dú)的事件存儲器可以被程序命令特定地和安全地復(fù)位。
在本發(fā)明的中斷控制器的一種有益的實(shí)現(xiàn)選擇形式中，以來自邏輯與功能塊的輸出信號的形式來獲得對于在一個(gè)組中的每個(gè)事件存儲器的復(fù)位信號，所述邏輯與功能塊將在數(shù)據(jù)總線上的來自微處理器的那個(gè)單獨(dú)信號與第一寫信號邏輯地組合，其中所述單獨(dú)信號與相應(yīng)的事件存儲器相關(guān)聯(lián)，微處理器使用第一寫信號來訪問在這個(gè)組中的事件存儲器。
有利的是，每個(gè)事件存儲器被分配了與在讀訪問適當(dāng)?shù)慕M期間的相應(yīng)事件存儲器的狀態(tài)向微處理器傳送的數(shù)據(jù)字節(jié)的比特相同的比特來作為來自微處理器的單獨(dú)信號。
在本發(fā)明的中斷控制器的一種有益的改善形式中，當(dāng)來自微處理器的中斷確認(rèn)信號指示與在一個(gè)組中的一個(gè)特定事件存儲器相關(guān)的中斷例程正在被執(zhí)行的時(shí)候，用于這個(gè)事件存儲器的復(fù)位信號也變得有效。這個(gè)實(shí)施例使得單獨(dú)的事件存儲器可以被程序命令和處理器信號特定地和安全地復(fù)位。
在這種情況下，以來自邏輯或功能塊的輸出信號的形式來有益地獲得對于在一個(gè)組中的每個(gè)事件存儲器的復(fù)位信號，所述邏輯或功能塊將適當(dāng)?shù)闹袛啻_認(rèn)信號與來自邏輯與功能塊的輸出信號邏輯地組合，邏輯與功能塊繼而將在數(shù)據(jù)總線上的來自微處理器的單獨(dú)信號與第一寫信號邏輯地組合，其中所述的單獨(dú)信號與相應(yīng)的事件存儲器相關(guān)聯(lián)，微處理器使用第一寫信號來訪問在這個(gè)組中的事件存儲器。
如果本發(fā)明的中斷控制器被設(shè)計(jì)使得微處理器利用不同的存儲器地址來寫訪問每組事件存儲器，以便微處理器利用第一寫信號和第二寫信號來寫訪問在一個(gè)組中的事件存儲器，則特別有利。
在這種情況下，事件存儲器不僅能夠被程序命令特定地和安全地復(fù)位，而且可以被特定地和安全地設(shè)置。為此，本發(fā)明的中斷控制器被有利地設(shè)計(jì)使得，當(dāng)微處理器利用第二寫信號進(jìn)行寫訪問包括特定事件存儲器的組的時(shí)候，這個(gè)事件存儲器的設(shè)置信號變得有效，并且同時(shí)使得來自與這個(gè)事件存儲器相關(guān)的微處理器的單獨(dú)信號在總線上有效。
利用本發(fā)明的中斷控制器的這個(gè)變化方式，如果以來自邏輯或功能塊的輸出信號的形式來獲得對于在一個(gè)組中的每個(gè)事件存儲器的設(shè)置信號，則是有利的，所述邏輯或功能塊將與相應(yīng)的事件存儲器相關(guān)聯(lián)的事件信號與來自邏輯與功能塊的輸出信號邏輯地組合，邏輯與功能塊繼而將在數(shù)據(jù)總線上的來自微處理器的單獨(dú)信號與第二寫信號邏輯地組合，其中所述單獨(dú)信號與相應(yīng)的事件存儲器相關(guān)聯(lián)，微處理器使用第二寫信號來訪問在這個(gè)組中的事件存儲器。
在這個(gè)方面，如果微處理器使用來進(jìn)行對組的寫訪問的第二存儲器地址與微處理器使用來進(jìn)行對這個(gè)組的讀取訪問的存儲器地址相同則特別有益，因?yàn)槟蔷涂梢允褂脤τ诖罅康奈⑻幚砥鞴摹白x-改-寫(read-modify-write)”指令。
在本發(fā)明的中斷控制器的另一個(gè)有益實(shí)施例中，其中所述微處理器不僅允許單獨(dú)的事件存儲器的特定的、安全復(fù)位，而且允許通過程序命令的寫訪問，當(dāng)微處理器使用第二寫信號來進(jìn)行對包括一個(gè)特定事件存儲器的組的寫訪問并且與這個(gè)事件存儲器相關(guān)的獨(dú)立信號在數(shù)據(jù)總線上有效的時(shí)候，設(shè)置這個(gè)特定的事件存儲器。當(dāng)微處理器使用第二寫信號來進(jìn)行對包括一個(gè)特定事件存儲器的組的寫訪問并且與這個(gè)事件存儲器相關(guān)的獨(dú)立信號在數(shù)據(jù)總線上無效的時(shí)候，復(fù)位這個(gè)特定的事件存儲器。
原則上，可以根據(jù)連接來異步地或以時(shí)鐘控制的方式來改變、復(fù)位和設(shè)置事件存儲器。
原則上，對于有益地細(xì)化或發(fā)展本發(fā)明的公開內(nèi)容存在不同的選擇。在這個(gè)方面，首先參考引用權(quán)利要求1的權(quán)利要求，其次參考下面參照附圖2-8對本發(fā)明的7個(gè)典型實(shí)施例的說明。為了圖解本發(fā)明的思想，參照圖1說明了本發(fā)明所基于的現(xiàn)有技術(shù)。


下面參照附圖來更詳細(xì)地說明本發(fā)明，其中圖1示出了現(xiàn)有技術(shù)的中斷控制器的基本電路圖，圖2示出了允許事件存儲器的特定復(fù)位的本發(fā)明的中斷控制器的基本電路圖，其中事件存儲器的特定復(fù)位作為由微處理器的寫行為的結(jié)果，圖3示出了允許事件存儲器的特定復(fù)位的本發(fā)明的中斷控制器的基本電路圖，其中事件存儲器的特定復(fù)位作為由微處理器的寫行為的結(jié)果和來自微處理器的中斷確認(rèn)信號的結(jié)果，圖4示出了允許事件存儲器的特定復(fù)位和事件存儲器的特定設(shè)置的本發(fā)明的中斷控制器的基本電路圖，其中事件存儲器的特定復(fù)位和事件存儲器的特定設(shè)置作為由微處理器的寫行為的結(jié)果，圖5示出了允許事件存儲器的特定復(fù)位和事件存儲器的特定設(shè)置的本發(fā)明的中斷控制器的基本電路圖，其中事件存儲器的特定復(fù)位作為由微處理器的寫行為的結(jié)果和來自微處理器的中斷確認(rèn)信號的結(jié)果，事件存儲器的特定設(shè)置作為由微處理器的寫行為的結(jié)果，圖6示出了允許事件存儲器的特定復(fù)位和事件存儲器的異步改變的本發(fā)明的中斷控制器的基本電路圖，其中事件存儲器的特定復(fù)位作為由微處理器的寫行為的結(jié)果，事件存儲器的異步改變作為由微處理器的寫行為的結(jié)果，圖7示出了允許事件存儲器的特定復(fù)位和事件存儲器的異步改變的本發(fā)明的中斷控制器的基本電路圖，其中事件存儲器的特定復(fù)位作為由微處理器的寫行為的結(jié)果和來自微處理器的中斷確認(rèn)信號的結(jié)果，事件存儲器的異步改變作為由微處理器的寫行為的結(jié)果，圖8示出了允許事件存儲器的特定復(fù)位和事件存儲器的時(shí)鐘控制的改變的本發(fā)明的中斷控制器的基本電路圖，其中事件存儲器的特定復(fù)位作為由微處理器的寫行為的結(jié)果和來自微處理器的中斷確認(rèn)信號的結(jié)果，事件存儲器的時(shí)鐘控制的改變作為由微處理器的寫行為的結(jié)果。
附圖標(biāo)號的列表1微處理器的中斷輸入端2當(dāng)啟動中斷例程時(shí)有效的中斷確認(rèn)信號3事件存儲器復(fù)位信號4事件存儲器信號5事件存儲器設(shè)置信號6用于中斷事件的啟動信號(使能)7事件脈沖信號8事件信號9中斷信號10數(shù)據(jù)總線11來自微處理器的讀取信號13數(shù)據(jù)時(shí)鐘信號14數(shù)據(jù)輸入信號15來自微處理器的第一寫入信號16在數(shù)據(jù)總線上的單獨(dú)信號(比特)17來自微處理器的第二寫信號18在數(shù)據(jù)中線上的單獨(dú)信號(比特)19軟件控制的復(fù)位信號20軟件控制的設(shè)置信號30微處理器40事件存儲器41事件存儲器50邊緣檢測塊60組合邏輯塊(對于所有輸入端的邏輯與功能，AND)61組合邏輯塊(對于所有輸入端的邏輯與功能，AND)62組合邏輯塊(對于所有輸入端的邏輯與功能，AND)63組合邏輯塊(對于所有輸入端的邏輯與功能，AND)70組合邏輯塊(對于所有輸入端的邏輯或功能，OR)
71組合邏輯塊(對于所有輸入端的邏輯或功能，OR)72組合邏輯塊(對于所有輸入端的邏輯或功能，OR)73組合邏輯塊(對于所有輸入端的邏輯或功能，OR)80讀取寄存器90反相塊(輸入的邏輯反相，NOT)具體實(shí)施方式
在附圖中，相同的電路元件和信號被提供標(biāo)準(zhǔn)的附圖標(biāo)號。
現(xiàn)有技術(shù)公知的、圖1所示的、用于微處理器30的中斷控制器在這種情況下例如包括兩個(gè)事件存儲器40和41，它們被組合來形成一個(gè)組。每個(gè)事件存儲器40和41具有用于一個(gè)設(shè)置信號5的輸入端、用于一個(gè)數(shù)據(jù)時(shí)鐘信號13和用于一個(gè)數(shù)據(jù)輸入信號14的輸入端、用于描述各個(gè)事件存儲器40或41的狀態(tài)的一個(gè)事件存儲器信號4的輸出端。當(dāng)適當(dāng)?shù)倪吘墮z測塊50檢測到與這個(gè)事件存儲器40或41相關(guān)的事件信號的啟動的時(shí)候事件存儲器40或41的設(shè)置信號5變?yōu)橛行АＴ谶@種情況下，從邊緣檢測塊50向事件存儲器40或41發(fā)生事件脈沖信號7來作為設(shè)置信號5。在每個(gè)事件存儲器40和41的下游布置了邏輯與功能塊60形式的相應(yīng)中斷啟動部分，它將用于中斷事件的啟動信號6與相應(yīng)的事件存儲器信號4邏輯地組合。來自邏輯與功能塊60的輸出信號被稱為中斷信號9，它在這種情況下的圖解的示例中的路徑是經(jīng)由邏輯或功能塊70向微處理器30的中斷輸入端1。
當(dāng)來自微處理器30的讀取信號11有效的時(shí)候，微處理器30可以使用數(shù)據(jù)總線10來從讀取寄存器80檢索事件存儲器40和41的事件存儲器信號4。另外，當(dāng)來自微處理器30的寫信號15有效的時(shí)候，微處理器30寫訪問事件存儲器40和41。根據(jù)施加到事件存儲器40或41作為數(shù)據(jù)時(shí)鐘信號13的寫信號15的定時(shí)，在數(shù)據(jù)總線10上用于相應(yīng)的事件存儲器40或41的單獨(dú)信號16隨后被寫入事件存儲器40或41作為數(shù)據(jù)輸入信號14。在這種情況下，每個(gè)事件存儲器40和41因此具有通過微處理器30的每次寫訪問操作向其寫入的新信息。
在圖2-8中所示的本發(fā)明的中斷控制器中，事件存儲器40和41被從一個(gè)存儲單元分別構(gòu)造，這個(gè)存儲單元具有用于設(shè)置信號5的輸入端、用于復(fù)位信號3的輸入端和用于事件存儲器信號4的輸出端。事件存儲器40和41分別被組合來形成一個(gè)組。
象在圖1所示的公知中斷控制器的情況那樣，當(dāng)檢測到與事件存儲器40或41相關(guān)的事件信號8的啟動的時(shí)候，用于事件存儲器40或41的設(shè)置信號5變?yōu)橛行?。來自每個(gè)事件存儲器40、41的事件存儲器信號4經(jīng)由邏輯與功能塊60連接到用于微處理器30的中斷信號9，以便可以利用啟動信號6來啟動或停用相應(yīng)的事件存儲器信號4。有益的是，啟動信號6的形式是用于微處理器30的數(shù)據(jù)存儲器的狀態(tài)信號。
中斷信號9或者象圖3、5、7和8中那樣直接或者象圖2、4和6中那樣經(jīng)由邏輯或功能塊70來連接到微處理器30的中斷輸入端1。利用邏輯或功能塊70，來自多個(gè)事件的中斷信號9可以被組合到中斷輸入端1上。
在圖2-8所示的本發(fā)明的中斷控制器的情況下，微處理器30也讀訪問作為數(shù)據(jù)值來自在一個(gè)組中的事件存儲器40和41的事件存儲器信號4，就象在圖1所示的中斷控制器的情況那樣。讀取寄存器80的每個(gè)存儲器狀態(tài)因此表示用于微處理器30的數(shù)據(jù)字節(jié)的一個(gè)比特。
在圖2所示的中斷控制器中，當(dāng)微處理器30進(jìn)行對包括這個(gè)事件存儲器40或41的組的寫訪問的時(shí)候，來自事件存儲器40或41的復(fù)位信號3變?yōu)橛行?，并且同時(shí)，與在所述組中的這個(gè)事件存儲器40或41相關(guān)的、來自微處理器30的獨(dú)立信號16在數(shù)據(jù)總線10上有效。這有益地涉及使用基于事件存儲器40或41的狀態(tài)的數(shù)據(jù)字節(jié)的相同比特，這個(gè)比特在讀訪問適當(dāng)?shù)慕M期間也被傳送到微處理器30。為此，來自微處理器30的寫信號15和用于事件存儲器40或41的單獨(dú)信號16被通過邏輯與功能塊61組合，邏輯與功能塊61的輸出信號形成用于相應(yīng)的事件存儲器40或41的軟件控制的復(fù)位信號19。圖2所示的本發(fā)明的中斷控制器的實(shí)施例因此允許通過程序命令進(jìn)行的對單獨(dú)的事件存儲器40和41的特定、安全的復(fù)位。
在圖3所示的中斷控制器的情況下，通過與圖2所示的變化形式對比，當(dāng)來自微處理器30的中斷確認(rèn)信號2指示與這個(gè)事件存儲器40或41的中斷例程正在被執(zhí)行的時(shí)候，用于事件存儲器40或41的復(fù)位信號3也另外變?yōu)橛行?。為此，來自微處理?0的中斷確認(rèn)信號2和用于事件存儲器40或41的軟件控制復(fù)位信號19被通過邏輯或功能塊71邏輯地組合，邏輯或功能塊71的輸出信號形成用于事件存儲器40或41的復(fù)位信號3。在本發(fā)明的中斷控制器的這個(gè)變化方式中，可以通過程序命令和通過處理信號來特定地和安全地復(fù)位單獨(dú)的事件存儲器40和41。
在圖4-8中所示的本發(fā)明的中斷控制器中，微處理器利用兩個(gè)不同的存儲器地址來寫訪問事件存儲器40和41的每個(gè)組。
在利用來自微處理器30的第一寫信號15以第一存儲器地址來由微處理器30進(jìn)行寫訪問的情況下，用于事件存儲器40或41的復(fù)位信號3變?yōu)橛行?，就象參考圖2所述的那樣。另外，不僅在檢測到與這個(gè)事件存儲器40或41相關(guān)的事件信號8的啟動的時(shí)候，而且在微處理器利用來自微處理器30的第二寫信號17以第二存儲器地址來進(jìn)行寫訪問包括這個(gè)事件存儲器40或41的組的時(shí)候，用于事件存儲器40或41的設(shè)置信號5變?yōu)橛行?，同時(shí)，與在組中的這個(gè)事件存儲器40或41相關(guān)的在數(shù)據(jù)總線10上的獨(dú)立信號18有效。這有益地涉及使用基于適當(dāng)?shù)氖录鎯ζ?0或41的狀態(tài)的數(shù)據(jù)字節(jié)的相同比特，這個(gè)比特在讀訪問所述組期間也被傳送到微處理器30。另外，微處理器30使用來進(jìn)行對組的寫訪問的第二存儲器地址與微處理器30使用來進(jìn)行對這個(gè)組的讀取訪問的存儲器地址有益地相同。這是因?yàn)榭梢栽谶@種情況下使用對于大量微處理器公知的“讀-改-寫”指令。為此，來自微處理器30的寫信號17和用于事件存儲器40或41的單獨(dú)信號18被邏輯與功能塊62邏輯組合，邏輯與功能塊62的輸出信號形成用于相應(yīng)的事件存儲器40或41的軟件控制設(shè)置信號20。邏輯或功能塊72將這個(gè)設(shè)置信號20與事件脈沖信號7邏輯組合。來自邏輯或功能塊72的輸出信號于是形成用于相應(yīng)的事件存儲器40或41的設(shè)置信號5。
上述的本發(fā)明的中斷控制器的實(shí)施例被示出在圖4中，并且允許通過程序命令對單獨(dú)的事件存儲器40或41的特定、安全復(fù)位和設(shè)置。這個(gè)變化方式可以與結(jié)合圖3所述的利用中斷確認(rèn)信號2的復(fù)位選擇組合，如圖5所示。
在圖6-8所示的本發(fā)明的中斷控制器的變化方式中，除了作為由微處理器30的寫行為的結(jié)果的對事件存儲器40和41的特定設(shè)置之外，還可能作為微處理器30的寫行為的結(jié)果而改變事件存儲器40和41。每當(dāng)微處理器30利用第二存儲器地址來進(jìn)行寫訪問包括相應(yīng)的事件存儲器40或41的組的時(shí)候，事件存儲器40和41被改變。在圖6和7所示的中斷控制器的情況下，在那個(gè)示例中，或者如果與在所述組中的事件存儲器40或41相關(guān)的、來自微處理器30的單獨(dú)信號18有效，則適當(dāng)?shù)脑O(shè)置信號5變?yōu)橛行?，或者如果與在所述組中的事件存儲器40或41相關(guān)的、來自微處理器30的單獨(dú)信號18無效，則對應(yīng)的復(fù)位信號3變?yōu)橛行?。這有益地涉及使用基于相應(yīng)的事件存儲器40或41的狀態(tài)的數(shù)據(jù)字節(jié)的相同比特，這個(gè)比特在讀訪問適當(dāng)?shù)慕M期間也被傳送到微處理器30。另外，微處理器30使用來進(jìn)行對組的寫訪問的第二存儲器地址與微處理器30使用來進(jìn)行讀取訪問的存儲器地址有益地相同，以便可以使用對于大量微處理器公知的“讀-改-寫”指令。
在圖6所示的本發(fā)明的中斷控制器的實(shí)施例中，利用相應(yīng)的邏輯或功能塊73來特定地復(fù)位和改變事件存儲器40和41，邏輯或功能塊73的輸出信號形成事件存儲器40或41的復(fù)位信號3，并且邏輯或功能塊73將來自兩個(gè)邏輯與功能塊61和63的輸出信號彼此邏輯組合。邏輯與功能塊61將來自微處理器30的第一寫信號15與微處理器30的在數(shù)據(jù)總線10上的單獨(dú)信號16邏輯組合，這產(chǎn)生對事件存儲器40或41的特定復(fù)位，其中單獨(dú)信號16與相應(yīng)的事件存儲器40或41相關(guān)聯(lián)。邏輯與功能塊63將來自微處理器30的第二寫信號17與微處理器30的在數(shù)據(jù)總線10上的單獨(dú)信號18邏輯組合，其中單獨(dú)信號18與相應(yīng)的事件存儲器40或41相關(guān)聯(lián)，但是它已經(jīng)被利用反相塊(inverting block)90在先反相。另外，通過邏輯與功能塊62也將與相應(yīng)的事件存儲器40或41相關(guān)聯(lián)的、微處理器30的在數(shù)據(jù)總線10上的單獨(dú)信號18與來自微處理器30的第二寫信號17邏輯組合。這個(gè)邏輯與功能塊62提供一個(gè)軟件控制的設(shè)置信號20，利用邏輯或功能塊72將這個(gè)設(shè)置信號20與來自用于相應(yīng)的事件存儲器40或41的邊緣檢測塊50的事件脈沖信號7邏輯組合。來自這個(gè)邏輯或功能塊72的輸出信號被用做用作相應(yīng)的事件存儲器40或41的設(shè)置信號5。
與圖6所示的電路布置相反，圖7中所示的電路布置僅僅被也被來自微處理器30的中斷確認(rèn)信號2特定復(fù)位的事件存儲器40和41的選擇補(bǔ)充。
在圖8所示的中斷控制器的情況下，事件存儲器40和41每個(gè)直接被它們相關(guān)的單獨(dú)信號18重寫，當(dāng)?shù)诙懶盘?7有效時(shí)，所述單獨(dú)信號18在數(shù)據(jù)總線10上。為此，寫信號17作為數(shù)據(jù)時(shí)鐘信號13路由到事件存儲器40或41，同時(shí)在數(shù)據(jù)總線10上的單獨(dú)信號18形成用于事件存儲器40或41的數(shù)據(jù)輸入信號14。
在此所述的本發(fā)明的實(shí)施例僅僅通過示例被說明，根據(jù)本發(fā)明的公開內(nèi)容，本領(lǐng)域的技術(shù)人員可以實(shí)現(xiàn)中斷控制器的其它實(shí)施例，這也在本發(fā)明的范圍內(nèi)。
權(quán)利要求
1.一種用于微處理器(30)的中斷控制器，包括多個(gè)事件存儲器(40，41)，它們被組合為至少一個(gè)組，并且每個(gè)事件存儲器具有用于一個(gè)設(shè)置信號(5)的輸入端、用于描述事件存儲器(40，41)的狀態(tài)的一個(gè)事件存儲器信號(4)的輸出端，-其中，當(dāng)檢測到與一個(gè)事件存儲器(40，41)相關(guān)聯(lián)的一個(gè)事件信號(8)的啟動時(shí)，用于這個(gè)事件存儲器(40，41)的設(shè)置信號(5)變?yōu)橛行В?其中所述事件存儲器信號(4)連接到用于微處理器(30)的一個(gè)中斷信號(9)，-其中，所述微處理器(30)經(jīng)由一個(gè)數(shù)據(jù)總線(10)來對事件存儲器信號(4)進(jìn)行讀取和寫入訪問，以及-其中每個(gè)事件存儲器(40，41)具有用于一個(gè)復(fù)位信號(3)的輸入端，其特征在于，當(dāng)微處理器(30)利用一個(gè)第一寫信號(15)進(jìn)行寫訪問包括一個(gè)事件存儲器(40，41)的一個(gè)組的時(shí)候，用于在這個(gè)組中的這個(gè)事件存儲器(40，41)的復(fù)位信號(3)變得有效，并且同時(shí)，來自與這個(gè)事件存儲器(40，41)相關(guān)的微處理器(30)的單獨(dú)信號(16)在數(shù)據(jù)總線(10)上有效。
2.按照權(quán)利要求1的中斷控制器，其特征在于，以來自一個(gè)邏輯與功能塊(61)的輸出信號的形式來獲得對于在一個(gè)組中的每個(gè)事件存儲器(40，41)的復(fù)位信號(3)，所述邏輯與功能塊(61)將在數(shù)據(jù)總線(10)上的來自微處理器(30)的那個(gè)單獨(dú)信號與第一寫信號(15)邏輯地組合，其中單獨(dú)信號(16)與相應(yīng)的事件存儲器(40，41)相關(guān)聯(lián)，微處理器(30)使用第一寫信號(15)來訪問在這個(gè)組中的事件存儲器(40，41)。
3.按照權(quán)利要求1或2的中斷控制器，其特征在于，每個(gè)事件存儲器(40，41)被分配了與在對適當(dāng)?shù)慕M進(jìn)行讀訪問期間作為相應(yīng)事件存儲器(40，41)的狀態(tài)向微處理器(30)傳送的數(shù)據(jù)字節(jié)的比特相同的比特，來作為來自微處理器(30)的單獨(dú)信號(16，18)。
4.按照權(quán)利要求1-3之一的中斷控制器，其特征在于，當(dāng)來自微處理器(30)的中斷確認(rèn)信號(2)指示與在一個(gè)組中的一個(gè)事件存儲器(40，41)相關(guān)的中斷例程正在被執(zhí)行的時(shí)候，用于這個(gè)事件存儲器(40，41)的復(fù)位信號(3)也變得有效。
5.按照權(quán)利要求4的中斷控制器，其特征在于，以來自邏輯或功能塊(71)的輸出信號的形式來獲得對于在一個(gè)組中的每個(gè)事件存儲器(40，41)的復(fù)位信號，所述邏輯或功能塊(71)將適當(dāng)?shù)闹袛啻_認(rèn)信號(2)與來自邏輯與功能塊(61)的輸出信號邏輯地組合，邏輯與功能塊(61)繼而將在數(shù)據(jù)總線(10)上的來自微處理器(30)的單獨(dú)信號(16)與第一寫信號(15)邏輯地組合，其中所述單獨(dú)信號(16)與相應(yīng)的事件存儲器(40，41)相關(guān)聯(lián)，微處理器(30)使用第一寫信號(15)來訪問在這個(gè)組中的事件存儲器(40，41)。
6.按照權(quán)利要求1-5之一的中斷控制器，其特征在于，微處理器(30)利用兩個(gè)不同的存儲器地址來寫訪問每組事件存儲器(40，41)，以便微處理器(30)利用第一寫信號(15)和第二寫信號(17)來對一個(gè)組中的事件存儲器(40，41)進(jìn)行寫訪問，當(dāng)微處理器(30)利用第二寫信號(17)對包括一個(gè)事件存儲器(40，41)的組進(jìn)行寫訪問的時(shí)候，這個(gè)事件存儲器(40，41)的設(shè)置信號(5)變得有效，并且同時(shí)，來自與這個(gè)事件存儲器(40，41)相關(guān)的微處理器(30)的單獨(dú)信號(18)在數(shù)據(jù)總線(10)上有效。
7.按照權(quán)利要求6的中斷控制器，其特征在于，以來自邏輯或功能塊(72)的輸出信號的形式來獲得對于在一個(gè)組中的每個(gè)事件存儲器(40，41)的設(shè)置信號(5)，所述邏輯或功能塊(72)將與相應(yīng)的事件存儲器(40，41)相關(guān)聯(lián)的事件信號(8)與來自邏輯與功能塊(62)的輸出信號邏輯地組合，邏輯與功能塊(62)繼而將在數(shù)據(jù)總線(10)上的來自微處理器(30)的單獨(dú)信號(18)與第二寫信號(17)邏輯地組合，其中所述單獨(dú)信號(18)與相應(yīng)的事件存儲器(40，41)相關(guān)聯(lián)，微處理器(30)使用第二寫信號(17)來訪問在這個(gè)組中的事件存儲器(40，41)。
8.按照權(quán)利要求6或7的中斷控制器，其特征在于，微處理器(30)用來進(jìn)行對組的寫訪問的第二存儲器地址與微處理器用來進(jìn)行對這個(gè)組的讀取訪問的存儲器地址相同。
9.按照權(quán)利要求1的中斷控制器，其特征在于，當(dāng)微處理器(30)使用第二寫信號(17)來進(jìn)行對包括一個(gè)事件存儲器(40，41)的組的寫訪問并且與這個(gè)事件存儲器(40，41)相關(guān)的獨(dú)立信號在數(shù)據(jù)總線(10)上有效的時(shí)候， 設(shè)置這個(gè)事件存儲器(40，41)，并且，當(dāng)微處理器(30)使用第二寫信號(17)來進(jìn)行對包括一個(gè)事件存儲器(40，41)的組的寫訪問并且與這個(gè)事件存儲器(40，41)相關(guān)的獨(dú)立信號(18)在數(shù)據(jù)總線(10)上無效的時(shí)候，復(fù)位這個(gè)事件存儲器(40，41)。
10.一種用于利用按照權(quán)利要求1-9之一的中斷控制器而記錄和再現(xiàn)在光信息介質(zhì)上的信息的設(shè)備。
全文摘要
一種用于微處理器(30)的中斷控制器，包括多個(gè)事件存儲器(40，41)，它們被組合為至少一個(gè)組，并且每個(gè)事件存儲器具有用于一個(gè)設(shè)置信號(5)的輸入端、用于描述事件存儲器(40，41)的狀態(tài)的一個(gè)事件存儲器信號(4)的輸出端，其中，當(dāng)檢測到與一個(gè)事件存儲器(40，41)相關(guān)聯(lián)的一個(gè)事件信號(8)的啟動時(shí)，用于這個(gè)事件存儲器(40，41)的設(shè)置信號(5)變?yōu)橛行?；其中所述事件存儲器信?4)連接到用于微處理器(30)的一個(gè)中斷信號(9)；其中，所述微處理器(30)經(jīng)由一個(gè)數(shù)據(jù)總線(10)來讀取和寫入訪問事件存儲器信號(4)并且其中每個(gè)事件存儲器(40，41)具有用于一個(gè)復(fù)位信號(3)的輸入端，所述中斷控制器被設(shè)計(jì)使得，可以單獨(dú)地或以組來特定地改變事件存儲器，而事件不在處理中被無意丟失——這意味著它們不能被處理。為此，當(dāng)微處理器(30)利用一個(gè)第一寫信號(15)進(jìn)行寫訪問包括一個(gè)事件存儲器(40，41)的一個(gè)組的時(shí)候，用于在這個(gè)組中的這個(gè)事件存儲器(40，41)的復(fù)位信號(3)變得有效，并且同時(shí)，來自與這個(gè)事件存儲器(40，41)相關(guān)的微處理器(30)的單獨(dú)信號(16)在數(shù)據(jù)總線(10)上有效。
文檔編號G06F9/46GK1531686SQ01821115
公開日2004年9月22日 申請日期2001年12月12日 優(yōu)先權(quán)日2000年12月20日
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