專利名稱：可減少串列式ata分離式實(shí)體層介面訊號(hào)數(shù)的電路構(gòu)造及訊號(hào)編碼方法
技術(shù)領(lǐng)域：
本發(fā)明是涉及一種ATA介面的電路構(gòu)造，特別是一種可減少串列式ATA分離式實(shí)體層介面訊號(hào)數(shù)的電路構(gòu)造。
近來，由于各方業(yè)者不斷的嘗試開發(fā)，終于有串列(serial)式ATA介面規(guī)格面世，不僅使傳輸速率一舉提升到第一代的1.5Gbps(giga bit persecond)以上，將來第二代的3.0Gbps與第三代的6.0Gbps也是指日可期，且其資料的傳輸只需四條訊號(hào)線，而其訊號(hào)線的長度也可大幅加長，實(shí)是一重大突破。
然而，目前串列式ATA介面規(guī)格的產(chǎn)品仍處于開發(fā)階段，市面上仍以并列式ATA產(chǎn)品為主流，為了兼顧擴(kuò)充性與適用性，業(yè)者于電腦系統(tǒng)的設(shè)計(jì)上仍以同時(shí)支援兩種介面規(guī)格為主。
部分業(yè)者采取的解決方案是如圖1所示，其主要是于其主控制芯片12(如南橋芯片)的儲(chǔ)存媒體控制器121內(nèi)增設(shè)一串列式ATA實(shí)體層(physical layerPHY)123，藉由該串列式ATA實(shí)體層123而可連接一串列式ATA裝置16(如串列式ATA硬盤)，而該儲(chǔ)存媒體控制器121則通過一IDE匯流排14而連接一并列式ATA裝置18(如并列式ATA硬盤)。如此的架構(gòu)雖可同時(shí)支援串列式ATA裝置及并列式ATA裝置，然而，串列式ATA實(shí)體層123因以高頻模擬電路為主，需占用較大的面積，欲將其整合到主控制芯片12中，將導(dǎo)致主控制芯片12的面積過大，且其制作生產(chǎn)的合格率難以控制。
因此，如何針對(duì)上述習(xí)用電路架構(gòu)的缺點(diǎn)，以及使用時(shí)所發(fā)生的問題提出一種新穎的解決方案，設(shè)計(jì)出一種簡單有效的電路構(gòu)造，不僅可減少連接所需的腳位，且可確保主控制芯片的合格率，有效降低成本，長久以來一直是使用者殷切盼望及本發(fā)明人欲行解決的困難點(diǎn)所在，而本發(fā)明人基于多年從事于資訊產(chǎn)業(yè)的相關(guān)研究、開發(fā)、及銷售的實(shí)務(wù)經(jīng)驗(yàn)，思及改良的意念，經(jīng)多方設(shè)計(jì)、探討、試作樣品及改良后，終于研究出一種具并列式及串列式ATA介面適用的電路架構(gòu)及其裝置，以解決上述的問題。
本發(fā)明的上述技術(shù)問題是由如下技術(shù)方案來實(shí)現(xiàn)的。
一種可減少串列式ATA分離式實(shí)體層介面訊號(hào)數(shù)的電路構(gòu)造，其特征是包含有一并列串列轉(zhuǎn)換器，分別利用一組并列訊號(hào)發(fā)送線及一組并列訊接收線連接至一儲(chǔ)存媒體控制器，用以將來自儲(chǔ)存媒體控制器的并列訊號(hào)轉(zhuǎn)換為串列訊號(hào)，及將串列訊號(hào)轉(zhuǎn)換為并列訊號(hào)而傳送至該儲(chǔ)存媒體控制器；一鎖相回路，連接該并列串列轉(zhuǎn)換器，用以產(chǎn)生資料訊號(hào)傳輸所需的時(shí)脈訊號(hào)，并可將一參考時(shí)脈訊號(hào)傳送至該儲(chǔ)存媒體控制器；至少一發(fā)送器，連接該并列串列轉(zhuǎn)換器，各發(fā)送器皆可將轉(zhuǎn)換為串列式的資料訊號(hào)，藉由一組串列訊號(hào)發(fā)送線傳送到其連接的一串列式ATA裝置；至少一接收器，連接該并列串列轉(zhuǎn)換器，各接收器皆可通過一組串列訊號(hào)接收線，將接收自所連接串列式ATA裝置的資料訊號(hào)傳送到該并列串列轉(zhuǎn)換器，而由并列串列轉(zhuǎn)換器將資料訊號(hào)轉(zhuǎn)換為并列式訊號(hào)后再傳送至儲(chǔ)存媒體控制器；及至少一OOB訊號(hào)偵測(cè)器，分別連接于各對(duì)應(yīng)接收器的接收訊號(hào)線，用以偵測(cè)串列式ATA裝置的運(yùn)作狀況，并可將偵測(cè)所得的多組訊號(hào)傳送至該儲(chǔ)存媒體控制器。
該電路構(gòu)造，除上述必要技術(shù)特征外，在具體實(shí)施過程中，還可補(bǔ)充如下其中該鎖相回路包含一發(fā)送鎖相回路及一接收鎖相回路。
其中尚包含一電源控制器，可接收來自儲(chǔ)存媒體控制器的多組控制訊號(hào)，以控制其重置及其他電源狀態(tài)，并可傳送一實(shí)體層就緒狀態(tài)訊號(hào)至儲(chǔ)存媒體控制器。
其中電源控制訊號(hào)及該實(shí)體層就緒狀態(tài)訊號(hào)是一多準(zhǔn)位狀態(tài)訊號(hào)。
其中該實(shí)體層就緒訊號(hào)包含來自該鎖相回路的一發(fā)送就緒訊號(hào)及一接收就緒訊號(hào)。
其中尚包含一控制訊號(hào)解碼器連接該并列訊號(hào)發(fā)送線，可將一包含有發(fā)送有效訊號(hào)的并列訊號(hào)解碼，并分別將解碼所得的發(fā)送有效訊號(hào)與并列資料訊號(hào)傳送到并列串列轉(zhuǎn)換器。
其中尚包含一狀態(tài)訊號(hào)編碼器，連接該并列串列轉(zhuǎn)換器，可將轉(zhuǎn)換后的并列資料訊號(hào)與來自O(shè)OB訊號(hào)偵測(cè)器的接收靜止訊號(hào)編碼后，經(jīng)由并列訊號(hào)接收線傳送到儲(chǔ)存媒體控制器。
其中尚包含一傳輸路徑控制器，連接各發(fā)送器及各接收器，可依儲(chǔ)存媒體控制器的控制訊號(hào)控制資料訊號(hào)的傳輸路徑。
其中尚包含一選擇器，連接各OOB訊號(hào)偵測(cè)器，可依儲(chǔ)存媒體控制器的控制訊號(hào)而選擇將其中一OOB訊號(hào)偵測(cè)器的接收靜止訊號(hào)傳送到狀態(tài)訊號(hào)編碼器。
其中該鎖相回路具有多個(gè)傳輸速率切換選擇的功能，藉由一訊號(hào)線接收儲(chǔ)存媒體控制器的控制訊號(hào)而切換動(dòng)作。
本發(fā)明還提供一種用于上述電路的訊號(hào)編碼方法的技術(shù)方案。
一種可減少串列式ATA分離式實(shí)體層腳位數(shù)的訊號(hào)編碼方法，其特征是主要是于串列式ATA分離式實(shí)體層與儲(chǔ)存媒體控制器間傳遞的資料訊號(hào)中，以一編碼器與一解碼器將控制訊號(hào)與狀態(tài)訊號(hào)編入該資料訊號(hào)中，而可減少連接的腳位。
該編碼方法在具體實(shí)施過程中，還可補(bǔ)充如下技術(shù)內(nèi)容其中若該資料訊號(hào)為自儲(chǔ)存媒體控制器傳送到串列式ATA分離式實(shí)體層，可于發(fā)送有效訊號(hào)下降的區(qū)間中，將資料全部以0或全部以1取代。
其中若該資料訊號(hào)為自串列式ATA分離式實(shí)體層傳送到儲(chǔ)存媒體控制器，可于接收靜止訊號(hào)上升的區(qū)間中，將資料全部以0或全部以1取代。
本發(fā)明的優(yōu)點(diǎn)在于1、應(yīng)用在數(shù)字與模擬分離設(shè)計(jì)的控制芯片，在此設(shè)計(jì)架構(gòu)之下，高頻模擬電路制作于分離式實(shí)體層芯片中，而數(shù)字電路部分則可整合于儲(chǔ)存媒體控制器中，經(jīng)由適當(dāng)?shù)挠嵦?hào)編碼，可有效減少串列式ATA分離式實(shí)體層介面信號(hào)。
2、主控制芯片可將控制訊號(hào)以一多準(zhǔn)位訊號(hào)傳送到實(shí)體層芯片，實(shí)體層芯片亦可將狀態(tài)訊號(hào)以一多準(zhǔn)位訊號(hào)傳送到主控制芯片。
3、利用一訊號(hào)編碼器及一訊號(hào)解碼器，將控制訊號(hào)及狀態(tài)訊號(hào)編碼于資料訊號(hào)中，以減少連接所需的腳位。
4、利用訊號(hào)編碼的特性，而以不符合正常資料編碼的特別碼取代原有資料訊號(hào)，藉以識(shí)別辨識(shí)者。
茲為對(duì)本發(fā)明的特征、結(jié)構(gòu)及所達(dá)成的功效有進(jìn)一步的了解與認(rèn)識(shí)，謹(jǐn)佐以較佳的實(shí)施圖例及配合詳細(xì)的說明，說明如后


圖1是習(xí)用ATA介面架構(gòu)的方塊圖。
圖2是本發(fā)明一較佳實(shí)施例的電路方塊圖。
圖3是本發(fā)明另一實(shí)施例的電路方塊圖。
圖4是本發(fā)明多準(zhǔn)位電源控制信號(hào)的時(shí)序圖。
圖5是本發(fā)明實(shí)體層就緒狀態(tài)訊號(hào)的時(shí)序圖。及圖6與圖7是分別為本發(fā)明發(fā)送有效訊號(hào)解碼與接收靜止訊號(hào)編碼的時(shí)序示意圖。
本發(fā)明架構(gòu)的下的串列式ATA實(shí)體層所需元件依電路特性設(shè)計(jì)于兩個(gè)芯片中，分離式實(shí)體層芯片40包含了所有的高頻模擬電路，除此之外的實(shí)體層電路以數(shù)字電路為主并整合于儲(chǔ)存媒體控制器中，如將并列式ATA的8bits訊號(hào)及控制訊轉(zhuǎn)換成10bits訊號(hào)的編碼器(8BlOBencoder)與將來自串列式ATA訊號(hào)的10bits訊號(hào)轉(zhuǎn)換成8bits訊號(hào)及控制訊號(hào)的解碼器(1088Bdecoder)及字元定位器(word alignment)等。如此，主控制芯片將不會(huì)因整合高頻模擬電路而增加芯片面積，可保持其生產(chǎn)合格率，而主控制芯片與串列式ATA分離式實(shí)體層40間連結(jié)所需的腳位亦可大量減少。
在本實(shí)施列中，其并列串列轉(zhuǎn)換器包含有一并列轉(zhuǎn)串列轉(zhuǎn)換器(serializer；PISO)423及一串列轉(zhuǎn)并列轉(zhuǎn)換器(deserializer；SIPO)443，而鎖相回路亦包含有一發(fā)送鎖相回路421及一接收鎖相回路441，其中該發(fā)送鎖相回路421是可產(chǎn)生串列式ATA分離式實(shí)體層40發(fā)送訊號(hào)所需的時(shí)脈訊號(hào)，并將該時(shí)脈訊號(hào)傳送給并列轉(zhuǎn)串列轉(zhuǎn)換器423及儲(chǔ)存媒體控制器作為其參考時(shí)脈訊號(hào)(RefCIK)。而并列轉(zhuǎn)串列轉(zhuǎn)換器423則根據(jù)來自儲(chǔ)存媒體控制器的發(fā)送有效訊號(hào)(TxValid)及取樣時(shí)脈訊號(hào)(strobe differentialclock；TxStrobe，TxStrobe)將由一組并列訊號(hào)發(fā)送線(TxData[40])傳送過來欲發(fā)送的資料訊號(hào)轉(zhuǎn)換為串列式ATA的資料訊號(hào)(TxData)，藉由發(fā)送器405以一組串列訊號(hào)發(fā)送線(TXP1，TXN1或TXP2、TXN2)傳送至串列式ATA裝置。
在接收的部分則是由接收器408通過一組串列訊號(hào)接收線(RXP1，RXN1或RXP2，RXN2)接收來自串列式ATA裝置的訊號(hào)后傳送至串列轉(zhuǎn)并列轉(zhuǎn)換器443，而該串列轉(zhuǎn)并列轉(zhuǎn)換器443則根據(jù)接收鎖相回路441所產(chǎn)生的時(shí)脈訊號(hào)，將串列訊號(hào)轉(zhuǎn)換為并列訊號(hào)，并經(jīng)由一組并列訊號(hào)接收線(RxData[4；0])及兩條取樣時(shí)脈訊號(hào)線(RxSTrob，RxSTrob-)將資料訊號(hào)及取樣時(shí)脈訊號(hào)傳送到儲(chǔ)存媒體控制器。另外設(shè)有至少一OOB訊號(hào)偵測(cè)器(out of and signaldetector)461，連接各串列訊號(hào)接收線，用以偵測(cè)訊號(hào)傳輸?shù)臓顟B(tài)，而將接收壓扁訊號(hào)(Squelch)、初始化訊號(hào)(Comlnit)及喚醒訊號(hào)(ComWake)傳送至儲(chǔ)存媒體控制器。
再者，在本實(shí)施例中因包含有兩組發(fā)送器與接收器，可同時(shí)連接一主動(dòng)串列式ATA硬盤及一從屬串列式ATA硬盤，故裝置中尚設(shè)有主動(dòng)從屬選擇器(master/slave selector)425及445，可接收來自儲(chǔ)存媒體控制器的控制訊號(hào)(Master)而選擇主動(dòng)或從屬的傳輸線路。其中主動(dòng)從屬選擇器425連接各發(fā)送器405，可于接收并列轉(zhuǎn)串列轉(zhuǎn)換器423的發(fā)送啟用訊號(hào)(TxEnable)后分別啟用(enble)對(duì)應(yīng)的發(fā)送器405。另一主動(dòng)從屬選器445則可將對(duì)應(yīng)接收器407的資料訊號(hào)(RxData)傳送到串列轉(zhuǎn)并列轉(zhuǎn)換器443。
為了將串列式ATA分離式實(shí)體層40與儲(chǔ)存媒體控制器連接的腳位數(shù)減少，可于裝置中增設(shè)一選擇器403，亦可依據(jù)控制訊號(hào)(Master)而選擇將來自對(duì)應(yīng)OOB訊號(hào)偵測(cè)器461的接收靜止訊號(hào)(SigQuiet)傳送到儲(chǔ)存媒體控制器。另外，尚可于裝置中增設(shè)另一選擇器409，其輸入端分別連接主動(dòng)從屬選擇器445與并列轉(zhuǎn)串列轉(zhuǎn)換器423，而輸出端則連接到串列轉(zhuǎn)并列轉(zhuǎn)換器443，可根據(jù)一控制訊號(hào)(Loopback)而選擇正常的發(fā)送接收路徑，或?qū)⒔?jīng)由并列轉(zhuǎn)串列轉(zhuǎn)換器423轉(zhuǎn)換后的串列訊號(hào)傳送到串列轉(zhuǎn)并列轉(zhuǎn)換器443形成一回圈，藉以測(cè)試系統(tǒng)中并列訊號(hào)與串列訊號(hào)間的編碼與解碼作業(yè)是否正確。
又，本發(fā)明的串列式ATA分離式實(shí)體層40尚設(shè)有一電源控制器(powercontroller)401，可分別接收來自儲(chǔ)存媒體控制器的實(shí)體層重置訊號(hào)(PhyReset)及多準(zhǔn)位電源控制訊號(hào)PartSlum1與PartSlum2，藉以對(duì)電源作一整合省電控制，其中PartSlum1與PartSlum2經(jīng)準(zhǔn)位偵測(cè)器411可得真正的電源控制訊號(hào)Partial1，Slumber1，Partial2與Slumber2。
實(shí)體芯片的狀態(tài)亦可根據(jù)來自發(fā)送鎖相回路421的發(fā)送就緒訊號(hào)(TxReady)與來自接收鎖相迥路441的接收就緒訊號(hào)(RxLocked)向儲(chǔ)存媒體控制器回應(yīng)一由上述二訊號(hào)經(jīng)準(zhǔn)位轉(zhuǎn)換器412組成多準(zhǔn)位(multi-level)的實(shí)體層就緒訊號(hào)(PhyReady)。
其次，請(qǐng)參閱圖3，是本發(fā)明另一實(shí)施例的電路方塊圖。如圖所示，其主要構(gòu)造與圖2所示其實(shí)施例大致相同，然尚可增設(shè)一控制訊號(hào)解碼器481及一狀態(tài)訊號(hào)編碼器483。其中控制訊號(hào)解碼器481是連接于該組并列訊號(hào)發(fā)送線(TxData[40])，用以接收一包含有發(fā)送有效訊號(hào)的資料訊號(hào)，可將該資料訊號(hào)解碼得出發(fā)送有效訊號(hào)(TxValid)后，分別傳送到并列轉(zhuǎn)串列轉(zhuǎn)換器中，可減少一連接所需的腳位。而狀態(tài)訊號(hào)編碼器483則連接于串列轉(zhuǎn)并列轉(zhuǎn)換器443，可將來自選擇器403的接收靜止訊號(hào)(SigQuiet)編碼于資料訊號(hào)中，再通過該組并列訊號(hào)接收線(RxData[40])傳送到儲(chǔ)存媒體控制器中，又可減少一連接腳位。
另外，本發(fā)明的鎖相回路尚可設(shè)有多個(gè)傳輸速率切換選擇的功能，可利用一訊號(hào)線(未顯示)連接儲(chǔ)存媒體控制器，藉以接收儲(chǔ)存媒體控制器的控制訊號(hào)而進(jìn)行不同傳輸速率的切換動(dòng)作，可符合串列式ATA規(guī)格各代產(chǎn)品不同的傳輸速率。又，本發(fā)明的電路構(gòu)造是可整合而成為一分離式實(shí)體層芯片，可方便生產(chǎn)及節(jié)省成本。
請(qǐng)參閱圖4與圖5，是分別為本發(fā)明多準(zhǔn)位電源控制信號(hào)與多準(zhǔn)位實(shí)體層就緒狀態(tài)訊號(hào)的時(shí)序圖。如圖4所示，儲(chǔ)存媒體控制器將電源控制訊號(hào)經(jīng)多準(zhǔn)位轉(zhuǎn)換，以一個(gè)多準(zhǔn)位PartSlum訊號(hào)代表Partial或Slumber兩個(gè)訊號(hào)。低準(zhǔn)位狀態(tài)(V-low)代表Partial或Slumber皆無動(dòng)作；中準(zhǔn)位狀態(tài)(V-mid)代表Partial；高準(zhǔn)位狀態(tài)(V-high)代表Slumber。實(shí)體芯片則經(jīng)由準(zhǔn)位偵測(cè)得到真正的電源控制訊號(hào)。
如圖5所示，本發(fā)明的實(shí)體層就緒訊號(hào)(PhyReady)是由發(fā)送就緒訊號(hào)(TxReady)與接收就緒訊(RxLocked)疊加而成的多準(zhǔn)位狀態(tài)訊號(hào)，亦即當(dāng)發(fā)送鎖相回路尚未就緒時(shí)，實(shí)體層就緒訊號(hào)是位于低準(zhǔn)位狀態(tài)(V-low)；只有發(fā)送鎖相回路就緒時(shí)，是為中準(zhǔn)位狀態(tài)(V-mid)；而發(fā)送與接收鎖相回路皆就緒時(shí)，則為高準(zhǔn)位狀態(tài)(V-high)。
又，請(qǐng)參閱圖6與圖7，是分別為本發(fā)明發(fā)送有效訊號(hào)解碼與接收靜止訊號(hào)編碼的時(shí)序示意圖。其中，TxData[40]與RxData[40]是分別為解碼前及編碼前的資料訊號(hào)，而TxData-de[40]與RxData-en[40]則分別為解碼后及編碼后的資料訊號(hào)，TxValid-de為解碼得到的發(fā)送有效訊號(hào)。由于在將8bits資料轉(zhuǎn)換為10bits訊號(hào)時(shí)，正常編碼不可能產(chǎn)生全部同為0或同為1的資料訊號(hào)，故我們可利用這個(gè)特性，在儲(chǔ)存媒體控制器端，以一控制訊號(hào)編碼器在發(fā)送有效訊號(hào)為低準(zhǔn)位的區(qū)間中，以全部同為0或全部同為1來取代此區(qū)間的欲發(fā)送資料訊號(hào)，而實(shí)體芯片內(nèi)的控制訊號(hào)解碼器則據(jù)以解碼得出發(fā)送有效訊號(hào)。靜止訊號(hào)編碼方面，實(shí)體芯片內(nèi)的狀態(tài)訊號(hào)編碼器在接收靜止訊號(hào)為高準(zhǔn)位的區(qū)間中，以全部同為0或全部同為1來取代此區(qū)間的接收資料訊號(hào)，而在儲(chǔ)存媒體控制器端訊號(hào)解碼器則據(jù)以得出接收靜止訊號(hào)。
利用如上所述的電路構(gòu)造與訊號(hào)編碼方法，可簡化設(shè)計(jì)并使分離式實(shí)體層的功效得到最有效的發(fā)揮，而其與儲(chǔ)存媒體控制器所需的連接腳位亦可大幅減少，對(duì)于第一代與第二代串列式ATA規(guī)格而言，甚至可降至27個(gè)腳位以下(LoopBack腳位是作為測(cè)試之用無需連接控制模組)，可直接使用原有儲(chǔ)存媒體匯流排連接而不用增設(shè)控制芯片的腳位，不僅使制作成本大幅降低，而系統(tǒng)設(shè)計(jì)者亦可在不修改主機(jī)板設(shè)計(jì)的狀況下，考慮是否使用串列式ATA而決定是否加入分離式實(shí)體層芯片。
綜上所述，當(dāng)知本發(fā)明是有關(guān)于一種ATA介面的電路構(gòu)造，尤指一種可減少串列式ATA分離式實(shí)體層介面訊號(hào)數(shù)的電路構(gòu)造，其主要是利用數(shù)字與模擬分離的構(gòu)造，將高頻模擬電路制作于分離式實(shí)體層芯片中，并利用介面信號(hào)本身的特性及十位元資料編碼的特性將部分控制及狀態(tài)訊號(hào)以一多準(zhǔn)位訊號(hào)傳送或編碼于資料訊號(hào)中，可有效減少連接所需的介面信號(hào)。故本發(fā)明實(shí)為一富有新穎性、進(jìn)步性，及可供產(chǎn)業(yè)利用功效的發(fā)明，符合專利申請(qǐng)要件無疑，依法提請(qǐng)發(fā)明專利申請(qǐng)，懇請(qǐng)貴審查委員早日賜予本發(fā)明專利，實(shí)感德便。
以上所述，僅為本發(fā)明的一較佳實(shí)施例而已，并非用來限定本發(fā)明實(shí)施的范圍，即凡依本發(fā)明申請(qǐng)專利范圍所述的形狀、構(gòu)造、特征及精神所為的均等變化與修飾，均應(yīng)包括于本發(fā)明的申請(qǐng)專利范圍內(nèi)。
權(quán)利要求
1.一種可減少串列式ATA分離式實(shí)體層介面訊號(hào)數(shù)的電路構(gòu)造，其特征是包含有一并列串列轉(zhuǎn)換器，分別利用一組并列訊號(hào)發(fā)送線及一組并列訊接收線連接至一儲(chǔ)存媒體控制器，用以將來自儲(chǔ)存媒體控制器的并列訊號(hào)轉(zhuǎn)換為串列訊號(hào)，及將串列訊號(hào)轉(zhuǎn)換為并列訊號(hào)而傳送至該儲(chǔ)存媒體控制器；一鎖相回路，連接該并列串列轉(zhuǎn)換器，用以產(chǎn)生資料訊號(hào)傳輸所需的時(shí)脈訊號(hào)，并可將一參考時(shí)脈訊號(hào)傳送至該儲(chǔ)存媒體控制器；至少一發(fā)送器，連接該并列串列轉(zhuǎn)換器，各發(fā)送器皆可將轉(zhuǎn)換為串列式的資料訊號(hào)，藉由一組串列訊號(hào)發(fā)送線傳送到其連接的一串列式ATA裝置；至少一接收器，連接該并列串列轉(zhuǎn)換器，各接收器皆可通過一組串列訊號(hào)接收線，將接收自所連接串列式ATA裝置的資料訊號(hào)傳送到該并列串列轉(zhuǎn)換器，而由并列串列轉(zhuǎn)換器將資料訊號(hào)轉(zhuǎn)換為并列式訊號(hào)后再傳送至儲(chǔ)存媒體控制器；及至少一OOB訊號(hào)偵測(cè)器，分別連接于各對(duì)應(yīng)接收器的接收訊號(hào)線，用以偵測(cè)串列式ATA裝置的運(yùn)作狀況，并可將偵測(cè)所得的多組訊號(hào)傳送至該儲(chǔ)存媒體控制器。
2.根據(jù)權(quán)利要求1所述的電路構(gòu)造，其特征是其中該并列串列轉(zhuǎn)換器包含一并列轉(zhuǎn)串列的轉(zhuǎn)換器及一串列轉(zhuǎn)并列的轉(zhuǎn)換器。
3.根據(jù)權(quán)利要求1所述的電路構(gòu)造，其特征是其中該鎖相回路包含一發(fā)送鎖相回路及一接收鎖相回路。
4.根據(jù)權(quán)利要求1所述的電路構(gòu)造，其特征是其中尚包含一電源控制器，可接收來自儲(chǔ)存媒體控制器的多組控制訊號(hào)，以控制其重置及其他電源狀態(tài)，并可傳送一實(shí)體層就緒狀態(tài)訊號(hào)至儲(chǔ)存媒體控制器。
5.根據(jù)權(quán)利要求4所述的電路構(gòu)造，其特征是其中電源控制訊號(hào)及該實(shí)體層就緒狀態(tài)訊號(hào)是一多準(zhǔn)位狀態(tài)訊號(hào)。
6.根據(jù)權(quán)利要求4所述的電路構(gòu)造，其特征是其中該實(shí)體層就緒訊號(hào)包含來自該鎖相回路的一發(fā)送就緒訊號(hào)及一接收就緒訊號(hào)。
7.根據(jù)權(quán)利要求1所述的電路構(gòu)造，其特征是其中尚包含一控制訊號(hào)解碼器連接該并列訊號(hào)發(fā)送線，可將一包含有發(fā)送有效訊號(hào)的并列訊號(hào)解碼，并分別將解碼所得的發(fā)送有效訊號(hào)與并列資料訊號(hào)傳送到并列串列轉(zhuǎn)換器。
8.根據(jù)權(quán)利要求1所述的電路構(gòu)造，其特征是其中尚包含一狀態(tài)訊號(hào)編碼器，連接該并列串列轉(zhuǎn)換器，可將轉(zhuǎn)換后的并列資料訊號(hào)與來自O(shè)OB訊號(hào)偵測(cè)器的接收靜止訊號(hào)編碼后，經(jīng)由并列訊號(hào)接收線傳送到儲(chǔ)存媒體控制器。
9.根據(jù)權(quán)利要求1所述的電路構(gòu)造，其特征是其中尚包含一傳輸路徑控制器，連接各發(fā)送器及各接收器，可依儲(chǔ)存媒體控制器的控制訊號(hào)控制資料訊號(hào)的傳輸路徑。
10.根據(jù)權(quán)利要求8所述的電路構(gòu)造，其特征是其中尚包含一選擇器，連接各OOB訊號(hào)偵測(cè)器，可依儲(chǔ)存媒體控制器的控制訊號(hào)而選擇將其中一OOB訊號(hào)偵測(cè)器的接收靜止訊號(hào)傳送到狀態(tài)訊號(hào)編碼器。
11.根據(jù)權(quán)利要求1所述的電路構(gòu)造，其特征是其中該鎖相回路具有多個(gè)傳輸速率切換選擇的功能，藉由一訊號(hào)線接收儲(chǔ)存媒體控制器的控制訊號(hào)而切換動(dòng)作。
12.一種可減少串列式ATA分離式實(shí)體層腳位數(shù)的訊號(hào)編碼方法，其特征是主要是于串列式ATA分離式實(shí)體層與儲(chǔ)存媒體控制器間傳遞的資料訊號(hào)中，以一編碼器與一解碼器將控制訊號(hào)與狀態(tài)訊號(hào)編入該資料訊號(hào)中，而可減少連接的腳位。
13.根據(jù)權(quán)利要求12所述的訊號(hào)編碼方法，其特征是其中若該資料訊號(hào)為自儲(chǔ)存媒體控制器傳送到串列式ATA分離式實(shí)體層，可于發(fā)送有效訊號(hào)下降的區(qū)間中，將資料全部以0或全部以1取代。
14.根據(jù)權(quán)利要求12所述的訊號(hào)編碼方法，其特征是其中若該資料訊號(hào)為自串列式ATA分離式實(shí)體層傳送到儲(chǔ)存媒體控制器，可于接收靜止訊號(hào)上升的區(qū)間中，將資料全部以0或全部以1取代。
全文摘要
本發(fā)明是有關(guān)于一種ATA介面的電路構(gòu)造,尤指一種可減少串列式ATA分離式實(shí)體層介面訊號(hào)數(shù)的電路構(gòu)造,其分離式實(shí)體層芯片主要是包含至少一并列至串列轉(zhuǎn)換器、至少一串列至并列轉(zhuǎn)換器、至少一鎖相回路、至少一發(fā)送器、至少一接收器及至少一OOB訊號(hào)偵測(cè)器,利用數(shù)字與模擬分離的構(gòu)造,將高頻模擬電路制作于分離式實(shí)體層芯片中,而數(shù)字電路部分則可整合于儲(chǔ)存媒體控制器中,進(jìn)而確保數(shù)字控制芯片的生產(chǎn)合格率,并利用介面信號(hào)本身的特性及十位元資料編碼的特性,將控制訊號(hào)及狀態(tài)訊號(hào)以一多準(zhǔn)位訊號(hào)傳送或編碼到資料訊號(hào)中,以減少分離式實(shí)體層芯片與主控制芯片連接所需的介面訊號(hào)數(shù)。
文檔編號(hào)G06F13/20GK1376988SQ0210575
公開日2002年10月30日 申請(qǐng)日期2002年4月17日 優(yōu)先權(quán)日2002年4月17日
發(fā)明者江晉毅, 王澤賢 申請(qǐng)人:威盛電子股份有限公司