專利名稱：：時(shí)鐘同步延遲控制電路的制作方法
技術(shù)領(lǐng)域：
：本發(fā)明涉及一種用延遲陣列，對(duì)CPU發(fā)生的外部時(shí)鐘的定時(shí)和存儲(chǔ)器(IC)內(nèi)部使用的內(nèi)部時(shí)鐘的定時(shí)進(jìn)行控制的控制電路。
背景技術(shù)：
：最近，使用存儲(chǔ)器、使其與時(shí)鐘同步進(jìn)行數(shù)據(jù)傳送，從而實(shí)現(xiàn)高速數(shù)據(jù)傳送的應(yīng)用情況正在增加。例如，使用同步DRAM之類的時(shí)鐘同步型DRAM，使其分別與100MHz和250MHz的時(shí)鐘同步，然后在與CPU等部件之間進(jìn)行數(shù)據(jù)的發(fā)送接收。在這樣的使其與時(shí)鐘同步，然后在部件之間進(jìn)行數(shù)據(jù)發(fā)送接收的系統(tǒng)中，會(huì)產(chǎn)生一個(gè)問題，那就是CPU等部件給予存儲(chǔ)器的外部時(shí)鐘和該存儲(chǔ)器內(nèi)部所生成的內(nèi)部時(shí)鐘之間會(huì)有微小的時(shí)間差，即有偏離。例如，使用100MHz的外部時(shí)鐘時(shí)，由于1個(gè)周期是10毫微秒，所以如果在外部時(shí)鐘和內(nèi)部時(shí)鐘間有1毫微秒的偏差，則這一偏差相當(dāng)于1個(gè)周期的時(shí)間的10％，將會(huì)妨礙高速同步控制。特別是由存儲(chǔ)器向其它部件傳送數(shù)據(jù)時(shí)，外部時(shí)鐘和和內(nèi)部時(shí)鐘的偏離將直接影響到存儲(chǔ)器數(shù)據(jù)的輸出時(shí)間，使數(shù)據(jù)傳送時(shí)間變慢。圖48表示使用高速時(shí)鐘進(jìn)行同步控制的系統(tǒng)之一例。另外，圖49是表示圖48的系統(tǒng)中的外部時(shí)鐘和內(nèi)部時(shí)鐘的關(guān)系圖。例如，由CPU12所生成的外部時(shí)鐘CK輸入至存儲(chǔ)器(同步DRAM等的時(shí)鐘同步型DRAM)11上。外部時(shí)鐘CK經(jīng)由緩沖器13變換成內(nèi)部時(shí)鐘CLK，內(nèi)部時(shí)鐘CLK供給輸入電路14、輸出電路15及寫入讀出電路16等，控制數(shù)據(jù)的輸入輸出動(dòng)作。由于內(nèi)部時(shí)鐘CLK是通過將外部時(shí)鐘CK作為觸發(fā)信號(hào)、由緩沖器13生成的，所以在外部時(shí)鐘CK和內(nèi)部時(shí)鐘CLK之間必然存在偏離。由于控制存儲(chǔ)器11內(nèi)部動(dòng)作的是內(nèi)部時(shí)鐘CLK，所以，在存儲(chǔ)器11和其它部件(CPU12等)進(jìn)行數(shù)據(jù)的發(fā)送接收時(shí)，有必要估算到外部時(shí)鐘CK和和內(nèi)部時(shí)鐘CLK之間偏離的定時(shí)設(shè)定。但是，估算了這一偏離的定時(shí)設(shè)定，將使數(shù)據(jù)的傳送速度變慢，這一點(diǎn)已如上面所述。為此，最近正進(jìn)行技術(shù)開發(fā)以消除這一偏離。下面，說明現(xiàn)階段該技術(shù)的二個(gè)例子。第一個(gè)是采用PLL(Phase-LockedLoop鎖相環(huán)路)的技術(shù)。這種技術(shù)是通過PLL檢出偏離的寬度，設(shè)法使這一偏離變?yōu)榱?。此外，由于這一技術(shù)要對(duì)內(nèi)部時(shí)鐘施加反饋，所以，當(dāng)加到存儲(chǔ)器上的外部時(shí)鐘的頻率總是一定且不會(huì)中斷時(shí)，這一技術(shù)是有效的。第二個(gè)是一種基于所定的原理，構(gòu)成生成與外部時(shí)鐘一致的補(bǔ)償內(nèi)部時(shí)鐘的電路的技術(shù)。外部時(shí)鐘的頻率有變化，或外部時(shí)鐘即使中斷，這一技術(shù)能馬上對(duì)應(yīng)這些情況使外部時(shí)鐘和內(nèi)部時(shí)鐘一致，所以，這一技術(shù)被認(rèn)為是很有前途的。下面，詳細(xì)說明上述第二種技術(shù)。首先，一邊參照?qǐng)D50，一邊就該技術(shù)的原理作一說明。設(shè)外部時(shí)鐘CK和內(nèi)部時(shí)鐘CLK的偏離的寬度(延遲量)為D1、外部時(shí)鐘CK和內(nèi)部時(shí)鐘CLK的周期為T。這里，在從內(nèi)部時(shí)鐘CLK的第一個(gè)脈沖產(chǎn)生的時(shí)刻(前沿時(shí)刻)起經(jīng)過了時(shí)間A的時(shí)刻，使產(chǎn)生延遲模仿脈沖FCL。這時(shí)，從延遲模仿脈沖FCL產(chǎn)生的時(shí)刻至內(nèi)部時(shí)鐘CLK的第二個(gè)脈沖產(chǎn)生的時(shí)刻為止的時(shí)間定為Δ。另外，復(fù)制這一時(shí)間Δ，使在由延遲模仿脈沖FCL產(chǎn)生的時(shí)刻起、經(jīng)過2×Δ時(shí)間后的時(shí)刻上產(chǎn)生延遲模仿脈沖RCL。于是，從延遲模仿脈沖RCL產(chǎn)生的時(shí)刻起經(jīng)過時(shí)間A后的時(shí)刻就與內(nèi)部時(shí)鐘CLK的第三個(gè)脈沖產(chǎn)生的時(shí)刻一致。其中，假定(A+W)＜T。W是延遲模仿脈沖FCL、RCL的寬度。這里，假定從延遲模仿脈沖RCL產(chǎn)生的時(shí)刻起至外部時(shí)鐘CK的第三個(gè)脈沖產(chǎn)生的時(shí)刻為止的時(shí)間為D2的話，則如果能使延遲模仿脈沖RCL僅延遲時(shí)間D2，就可得到與外部時(shí)鐘CK的的定時(shí)相一致的補(bǔ)償內(nèi)部時(shí)鐘CK’。也就是說，形成能產(chǎn)生延遲量A、(2×Δ)、D2的延時(shí)電路，并使內(nèi)部時(shí)鐘CLK剛好推遲時(shí)間A+(2×Δ)+D2的話，就會(huì)得到與外部時(shí)鐘CK的定時(shí)一致的補(bǔ)償內(nèi)部時(shí)鐘CK’。由圖50顯然可知存在A＝D1+D2這一關(guān)系，所以，延遲量D2可由A及D1求得。另外，由于外部時(shí)鐘CK有及內(nèi)部時(shí)鐘CLK的周期T是一不定值，這是作為前提的，所以，時(shí)間Δ也沒有定值。因此，必須要構(gòu)成一個(gè)能相應(yīng)于外部時(shí)鐘CK及內(nèi)部時(shí)鐘CLK的周期T來正確生成時(shí)間(2×Δ)那樣的生成時(shí)間(2×Δ)的延遲電路。若遵循這一原理，就可以不依賴于外部時(shí)鐘CK及內(nèi)部時(shí)鐘CLK的周期T，使補(bǔ)償內(nèi)部時(shí)鐘的第一個(gè)脈沖總是與外部時(shí)鐘CK的的第三個(gè)脈沖一致。另外，由于在外部時(shí)鐘CK的第三個(gè)脈沖以后的時(shí)間內(nèi)，外部時(shí)鐘CK的定時(shí)與補(bǔ)償內(nèi)部時(shí)鐘CLK的定時(shí)會(huì)保持一致，所以，即使在外部時(shí)鐘CK中斷那樣的情況下，也可立即與之相應(yīng)、使外部時(shí)鐘和內(nèi)部時(shí)鐘一致。下面，基于上述原理，就使外部時(shí)鐘與內(nèi)部時(shí)鐘的定時(shí)一致的電路構(gòu)成作一討論。圖51是表示該電路構(gòu)成的一個(gè)例子的圖。外部時(shí)鐘CK經(jīng)由輸入端21輸入至輸入緩沖器22。內(nèi)部時(shí)鐘CLK從輸入緩沖器22輸出。這里，由于輸入緩沖器22有延遲量D1，所以，在外部時(shí)鐘CK和內(nèi)部時(shí)鐘CLK之間，會(huì)產(chǎn)生延遲量D1那么大小的偏離。內(nèi)部時(shí)鐘CLK經(jīng)由具有延遲量A的延遲電路23，輸入至前向延遲陣列24。前向延遲陣列24由多個(gè)具有延遲量d的延遲電路25-1、25-2……25-n所構(gòu)成。密勒控制電路26具有與延遲電路25-1、25-2、……25-n的數(shù)目相當(dāng)數(shù)量的控制單元27-1、27-2，……27-n。密勒控制電路26決定前向延遲陣列24的延遲量Δf，同時(shí)它具有使后向延遲陣列28的延遲量Δb與延遲量Δf相等的功能。后向延遲陣列28與前向延遲陣列24相同，由多個(gè)具有延遲量d的延遲電路29-1、29-2?！?9-n所構(gòu)成。從后向延遲陣列28輸出的時(shí)鐘，經(jīng)由具有延遲量D2的延遲電路30，就變?yōu)榫哂泻屯獠繒r(shí)鐘CK的定時(shí)相一致的定時(shí)的補(bǔ)償內(nèi)部時(shí)鐘CK’。在上述結(jié)構(gòu)的電路中，是使前向延遲陣列24的構(gòu)成與后向延遲陣列28的構(gòu)成相同，并將前向脈沖的延遲量Δf照原樣復(fù)制后作為后向脈沖的延遲量Δb，從而得到2Δ(Δf＝Δb＝Δ)的。然而，在上述結(jié)構(gòu)的電路中有一個(gè)缺點(diǎn)，即要使前向脈沖的延遲量Δf和后向脈沖的延遲量Δb一致這一點(diǎn)是很難的，它起因于前向脈沖具有一定的脈沖寬度。下面。就這一缺點(diǎn)作說明。圖52是表示圖50中的t時(shí)刻，(即決定延遲量Δf、Δb的時(shí)刻)時(shí)圖51的電路狀態(tài)。這里，把前向脈沖輸入至前向延遲陣列的延遲電路的狀態(tài)定義為激活狀態(tài)(用斜線表示)，而把該前向脈沖未輸入至前向延遲陣列的延遲電路的狀態(tài)定義為非激活狀態(tài)。這種情況下，例如假如前向脈沖輸入至延遲電路25-K，則延遲電路25-K呈激活狀態(tài)，其它的延遲電路呈非激活狀態(tài)。若在前向脈沖輸入至延遲電路25-K后，產(chǎn)生內(nèi)部時(shí)鐘CLK的脈沖，則后向延遲陣列的延時(shí)電路29-K呈激活狀態(tài)，延遲電路29-K產(chǎn)生后向脈沖。也就是說，由于在延遲陣列頭上數(shù)起的第K個(gè)控制27-K上，輸入前向脈沖和內(nèi)部時(shí)鐘CLK的脈沖，所以，控制單元27-K使后向延遲陣列的延遲電路29-K呈激活狀態(tài)，并從延遲電路29-K產(chǎn)生后向脈沖。但是，這時(shí)前向脈沖所輸入的延遲電路29-K的距最前頭(第一段延遲電路29-1)的位置和產(chǎn)生后向脈沖的延遲電路29-K的距最前頭(第一段延遲電路29-1)的位置是相同的。因此，決定延遲量Δf的前向脈沖的前端F1和決定延遲量Δb的后向脈沖的前端F2必然僅相差一段延遲電路的延遲量(例如前向脈沖的脈沖寬度W那么大小)。即具有圖27的結(jié)構(gòu)的電路中，有延遲量Δb最多只能比延遲量Δf小一段延遲電路部分的延遲量這樣的缺點(diǎn)。這樣，由于以往基于所定的定理、構(gòu)成生成與外部時(shí)鐘一致的補(bǔ)償內(nèi)部時(shí)鐘的電路的技術(shù)中，不能構(gòu)成正確地復(fù)制所定的延遲量的電路，所以就很難使補(bǔ)償內(nèi)部時(shí)鐘和外部時(shí)鐘完全一致。
發(fā)明內(nèi)容本發(fā)明是為能解決上述缺點(diǎn)而開發(fā)，其目的是基于所定的原理，在構(gòu)成生成與外部時(shí)鐘一致的補(bǔ)償內(nèi)部時(shí)鐘的電路的技術(shù)中，構(gòu)成能正確地復(fù)制所定的延遲量的電路，從而使補(bǔ)償內(nèi)部時(shí)鐘與外部時(shí)鐘完全一致。本發(fā)明目的還在于提供一種基于規(guī)定原理生成相對(duì)外部時(shí)鐘具有一定相位關(guān)系，即相對(duì)外部時(shí)鐘相位延遲規(guī)定量的修正內(nèi)部時(shí)鐘的電路。為達(dá)到上述目的，本發(fā)明的延遲陣列由多個(gè)串聯(lián)連接而成的延遲單元構(gòu)成。各延遲單元由使前向脈沖僅延遲一定的延遲量再傳送至后一段延遲單元上的前向脈沖延遲電路、使后向脈沖僅延遲一定的延遲量再傳送至前一段延遲單元上的后向脈沖延遲電路、內(nèi)部時(shí)鐘脈沖未輸入至前述多個(gè)延遲單元時(shí)，若輸入前述前向脈沖，則設(shè)定為置位狀態(tài)，前述內(nèi)部時(shí)鐘脈沖輸入至前述多個(gè)延遲單元時(shí)，若輸入前述后向脈沖，則設(shè)定為復(fù)位狀態(tài)的狀態(tài)保持部所構(gòu)成。前述前向脈沖被輸入至第一段延遲單元，在前述內(nèi)部時(shí)鐘脈沖輸入至前述多個(gè)延遲單元時(shí)、前述后向脈沖的前沿在狀態(tài)保持部呈復(fù)位狀態(tài)的延遲單元中最靠近前述第一段延遲單元的延遲單元中形成，前述后向脈沖從前述第一段延遲單元輸出。又，在前述內(nèi)部時(shí)鐘脈沖未輸入至前述多個(gè)延遲單元時(shí)，前述后向脈沖前沿以外的邊緣在狀態(tài)保持部呈復(fù)位狀態(tài)的延遲單元中最靠近前述第一段延遲單元的延遲單元中形成。本發(fā)明的時(shí)鐘同步延遲控制電路由前述延遲陣列、具有延遲量D1、基于外部時(shí)鐘產(chǎn)生內(nèi)部時(shí)鐘的緩沖器、使前述內(nèi)部時(shí)鐘脈沖僅推遲延遲量A，然后作為前向脈沖供給前述延遲陣列的第一段延遲單元的第1延遲電路、使由前述第一段延遲單元輸出的后向脈沖僅推遲延遲量D2，然后作為補(bǔ)償內(nèi)部時(shí)鐘輸出的第2延遲電路所組成，前述延遲量D1、前述延遲量D2及前述延遲量A具有A＝D1+D2的關(guān)系。本發(fā)明的時(shí)鐘同步延遲控制電路備有控制脈沖發(fā)生電路，在由前述內(nèi)部時(shí)鐘脈沖輸入至前述延遲陣列的多個(gè)延遲單元直至將前述前向脈沖供給至前述第一段延遲單元的期間內(nèi)，該控制脈沖發(fā)生電路產(chǎn)生控制脈沖，以使前述多個(gè)延遲單元的前向脈沖延遲電路初始化。本發(fā)明的時(shí)鐘控制電路還備有控制裝置，在從前述延遲陣列的最末端延遲單元輸出前述前向脈沖時(shí)，它切斷由前述第一段延遲單元輸出的后向脈沖，并從前述第2延遲電路輸出前述內(nèi)部時(shí)鐘脈沖取代前述后向脈沖。上述裝置是在由前述第2延遲電路輸出前述內(nèi)部時(shí)鐘脈沖之后，基于由前述第一段延遲單元輸出的后向脈沖使前述第2延遲電路初始化。前述延遲陣列配置于前述緩沖器所處位置和前述第2延遲電路所處位置的中間。前述第1延遲電路模型設(shè)置成由兩個(gè)模型(圖形)的組成而構(gòu)成，一個(gè)模型與前述緩沖器及從前述緩沖器至前述延遲陣列的布線模型相同，另一個(gè)模型與前述第2延遲電路及從前述延遲陣列至前述第2延遲電路的布線模型(圖形)相同。本發(fā)明的存儲(chǔ)器電路由存儲(chǔ)器單元陣列、對(duì)前述存儲(chǔ)器單元陣列作數(shù)據(jù)的寫入或讀出的寫入讀出電路、為從總線輸入前述數(shù)據(jù)的輸入電路、為將前述數(shù)據(jù)輸出至前述總線的輸出電路及前述時(shí)鐘控制電路所構(gòu)成，前述寫入讀出電路的動(dòng)作受從前述時(shí)鐘控制電路的緩沖器輸出的內(nèi)部時(shí)鐘控制，前述輸入電路或輸出電路的動(dòng)作至少由從前述時(shí)鐘控制電路的第2延遲電路輸出的補(bǔ)償內(nèi)部時(shí)鐘控制。本發(fā)明的同步控制系統(tǒng)具備有總線、對(duì)前述總線作數(shù)據(jù)的發(fā)送接收并與此同時(shí)產(chǎn)生外部時(shí)鐘的控制部件、和具有前述存儲(chǔ)器電路并對(duì)前述總線作數(shù)據(jù)的發(fā)送接收、還與此同時(shí)接受外部時(shí)鐘的存儲(chǔ)器部件。本發(fā)明延遲陣列，由串聯(lián)連接的多個(gè)第1和第2延遲單元構(gòu)成。各第1延遲單元由，使前向脈沖延遲一定的延遲量再傳送到后級(jí)延遲單元的前向脈沖延遲電路、使后向脈沖延遲所述一定的延遲量再傳送到前級(jí)延遲單元的第1后向脈沖延遲電路、以及在內(nèi)部時(shí)鐘信號(hào)脈沖沒有輸入上述多個(gè)第1延遲單元時(shí)，一旦上述前向脈沖輸入，即設(shè)定于第1狀態(tài)，在上述內(nèi)部時(shí)鐘信號(hào)脈沖輸入上述多個(gè)第1延遲單元時(shí)，一旦上述第1后向脈沖輸入，即設(shè)定于第2狀態(tài)的狀態(tài)保持部構(gòu)成。各第2延遲單元由使第2后向脈沖延遲所述一定的延遲量再傳送到前級(jí)延遲單元的第2后向脈沖延遲電路構(gòu)成。所述前向脈沖輸入第1級(jí)的第1延遲單元，所述第1后向脈沖的前緣由所述內(nèi)部時(shí)鐘信號(hào)脈沖輸入所述多個(gè)第1延遲單元時(shí)狀態(tài)保持部處于第2狀態(tài)的第1延遲單元中最接近上述第1級(jí)的第1延遲單元的第1延遲單元形成，所述第1后向脈沖從所述第1級(jí)的第1延遲單元輸出。所述第2后向脈沖的前緣由形成所述第1后向脈沖的前緣的第1延遲單元對(duì)應(yīng)的第2延遲單元形成。所述第2后向脈沖從第1級(jí)的第2延遲單元輸出，所述第1后向脈沖延遲電路的延遲量和所述第2后向脈沖延遲電路的延遲量相同。所述第1后向脈沖的前緣以外的邊緣由所述內(nèi)部時(shí)鐘信號(hào)脈沖沒有輸入所述多個(gè)第1延遲單元時(shí)狀態(tài)保持部處于第2狀態(tài)的第1延遲單元中最接近上述第1級(jí)的第1延遲單元的第1延遲單元形成。所述第1延遲單元的數(shù)目和所述第2延遲單元的數(shù)目互不相同。所述第2延遲單元的數(shù)目比所述第1延遲單元數(shù)目少較為有效。由所述多個(gè)第1延遲單元中連續(xù)的j個(gè)第1延遲單元構(gòu)成一個(gè)第1塊，由所述多個(gè)第2延遲單元中連續(xù)的k個(gè)第2延遲單元構(gòu)成與所述第1塊對(duì)應(yīng)的一個(gè)第2塊，根據(jù)控制所述第1塊的所述j個(gè)第1延遲單元中k個(gè)動(dòng)作的控制脈沖，控制所述第2塊k個(gè)第2延遲單元的動(dòng)作。其中j、k是互為素?cái)?shù)的自然數(shù)，而且j＞k。所述第1延遲單元構(gòu)成r個(gè)(r為自然數(shù))塊，所述第1延遲單元的總數(shù)為n個(gè)(＝r×j)，所述第2延遲單元也構(gòu)成r個(gè)塊，所述第2延遲單元的總數(shù)為m個(gè)(＝r×j)，令所述第1后向脈沖的延遲量為Δ時(shí)，所述第2后向脈沖的延遲量為(m/n)×Δ。本發(fā)明時(shí)鐘控制電路具備前述的延遲陣列、具有延遲量D1，根據(jù)外部時(shí)鐘信號(hào)產(chǎn)生所述內(nèi)部時(shí)鐘信號(hào)的緩沖器、使所述內(nèi)部時(shí)鐘信號(hào)脈沖延遲延遲量A作為所述前向脈沖提供給所述第1級(jí)的第1延遲單元的第1延遲電路、使所述第1級(jí)的第1延遲單元輸出的所述第1后向脈沖延遲(j-k)×D1+j×D2的延遲量后作為第1修正的內(nèi)部時(shí)鐘信號(hào)輸出的第2延遲電路、以及使所述第1級(jí)的第2延遲單元輸出的所述第2后向脈沖延遲(k-1)×D1+k×D2的延遲量后作為第2修正的內(nèi)部時(shí)鐘信號(hào)輸出的第3延遲電路。其中j、k是互為素?cái)?shù)的自然數(shù)，而且j＞k。所述延遲量D1、所述延遲量D2和所述延遲量A具有A＝j(luò)×(D1+D2)的關(guān)系。本發(fā)明時(shí)鐘控制電路具備前述的延遲陣列、具有延遲量k×D1，根據(jù)外部時(shí)鐘信號(hào)產(chǎn)生所述內(nèi)部時(shí)鐘信號(hào)的緩沖器、使所述內(nèi)部時(shí)鐘信號(hào)脈沖延遲延遲量A作為所述前向脈沖提供給所述第1級(jí)的第1延遲單元的第1延遲電路、使所述第1級(jí)的第1延遲單元輸出的所述第1后向脈沖延遲(j-k)×D1+j×D2的延遲量后作為第1修正的內(nèi)部時(shí)鐘信號(hào)輸出的第2延遲電路、以及使所述第1級(jí)的第2延遲單元輸出的所述第2后向脈沖延遲k×D2的延遲量后作為第2修正的內(nèi)部時(shí)鐘信號(hào)輸出的第3延遲電路。其中j、k是互為素?cái)?shù)的自然數(shù)，而且j＞k。所述延遲量D1、所述延遲量D2和所述延遲量A具有A＝j(luò)×(D1+D2)的關(guān)系。本發(fā)明時(shí)鐘控制電路還具備在所述內(nèi)部時(shí)鐘信號(hào)脈沖輸入所述多個(gè)第1延遲單元起到所述前向脈沖被提供給所述第1級(jí)的第1延遲單元為止的期間內(nèi)，產(chǎn)生控制脈沖用于使所述多個(gè)第1延遲單元的所述前向脈沖延遲電路初始化的控制脈沖發(fā)生電路。所述第1延遲單元的數(shù)目和所述第2延遲單元的數(shù)目互不相同。所述第2延遲單元的數(shù)目比所述第1延遲單元數(shù)目少較為有效。由所述多個(gè)第1延遲單元中連續(xù)的j個(gè)第1延遲單元構(gòu)成一個(gè)第1塊，由所述多個(gè)第2延遲單元中連續(xù)的k個(gè)第2延遲單元構(gòu)成與所述第1塊對(duì)應(yīng)的一個(gè)第2塊，根據(jù)控制所述第1塊的所述j個(gè)第1延遲單元中k個(gè)動(dòng)作的控制脈沖，控制所述第2塊的k個(gè)第2延遲單元的動(dòng)作。所述第1延遲單元構(gòu)成r個(gè)(r為自然數(shù))塊，所述第1延遲單元的總數(shù)為n個(gè)(＝r×j)，所述第2延遲單元也構(gòu)成r個(gè)塊，所述第2延遲單元的總數(shù)為m個(gè)(＝r×j)。所述第2后向脈沖延遲電路生成的延遲量為所述第1后向脈沖延遲電路生成的延遲量的m/n(＝k/j)。所述j為2，所述k為1，所述第2延遲單元的所述第2后向脈沖延遲電路生成的延遲量為所述第1延遲單元的所述第1后向脈沖延遲電路生成的延遲量的一半。所述k為1，所述第2延遲單元的所述第2后向脈沖延遲電路生成的延遲量為所述第1延遲單元的所述第1后向脈沖延遲電路生成的延遲量的1/j。本發(fā)明存儲(chǔ)器系統(tǒng)具備多個(gè)存儲(chǔ)器、控制所述多個(gè)存儲(chǔ)器的控制器、對(duì)于所述控制器輸出的外部時(shí)鐘信號(hào)具有與所述多個(gè)存儲(chǔ)器的輸入容量相同的輸入容量的虛擬存儲(chǔ)器、按照使所述外部時(shí)鐘信號(hào)從所述控制器到所述多個(gè)存儲(chǔ)器的延遲時(shí)間與所述外部時(shí)鐘信號(hào)從所述控制器到所述虛擬存儲(chǔ)器的延遲時(shí)間相等的要求配置的第1配線、根據(jù)相對(duì)于所述外部時(shí)鐘信號(hào)具有一定的相位關(guān)系的內(nèi)部時(shí)鐘信號(hào)將數(shù)據(jù)從所述多個(gè)存儲(chǔ)器中的一個(gè)送至所述控制器的數(shù)據(jù)總線、以及使提供給所述虛擬存儲(chǔ)器的所述外部時(shí)鐘信號(hào)作為復(fù)位時(shí)鐘信號(hào)返回所述控制器的第2配線。所述數(shù)據(jù)從所述多個(gè)存儲(chǔ)器中的一個(gè)到所述控制器的延遲時(shí)間與所述復(fù)位時(shí)鐘信號(hào)從所述虛擬存儲(chǔ)器到所述控制器的延遲時(shí)間相等，而且所述控制器根據(jù)所述復(fù)位時(shí)鐘信號(hào)讀取所述數(shù)據(jù)。本發(fā)明時(shí)鐘控制電路具備輸入有相對(duì)于外部時(shí)鐘信號(hào)延遲D1的內(nèi)部時(shí)鐘信號(hào)，所述內(nèi)部時(shí)鐘信號(hào)輸入后經(jīng)過延遲時(shí)間A后輸出前向脈沖的第1延遲電路、使所述前向脈沖延遲2×Δ后輸出后向脈沖的第2延遲電路、以及輸入所述后向脈沖，所述后向脈沖輸入后經(jīng)過延遲時(shí)間(j-1)×D1+j×D2后，輸出與所述外部時(shí)鐘信號(hào)相位一致的修正的內(nèi)部時(shí)鐘信號(hào)的第3延遲電路。其中，j為自然數(shù)，Δ為所述前向脈沖發(fā)生后到最初發(fā)生所述內(nèi)部時(shí)鐘信號(hào)脈沖為止的時(shí)間，A為.j×(D1+D2)。本發(fā)明時(shí)鐘控制電路具備輸入有相對(duì)于外部時(shí)鐘信號(hào)延遲m×D1的內(nèi)部時(shí)鐘信號(hào)，所述內(nèi)部時(shí)鐘信號(hào)輸入后經(jīng)過延遲時(shí)間A后輸出前向脈沖的第1延遲電路、使所述前向脈沖延遲2×Δ后輸出后向脈沖的第2延遲電路、以及輸入所述后向脈沖，所述后向脈沖輸入后經(jīng)過延遲時(shí)間(j-k)×D1+j×D2后，輸出與所述外部時(shí)鐘信號(hào)相位一致的修正的內(nèi)部時(shí)鐘信號(hào)的第3延遲電路。其中j、k是互為素?cái)?shù)的自然數(shù)，j≥k，Δ為所述前向脈沖發(fā)生后到最初發(fā)生所述內(nèi)部時(shí)鐘信號(hào)脈沖為止的時(shí)間，A為j×(D1+D2)。本發(fā)明時(shí)鐘控制電路具備輸入有相對(duì)于外部時(shí)鐘信號(hào)延遲D1的內(nèi)部時(shí)鐘信號(hào)，所述內(nèi)部時(shí)鐘信號(hào)輸入后經(jīng)過延遲時(shí)間A后輸出前向脈沖的第1延遲電路、使所述前向脈沖延遲Δ+(k/j)×Δ后輸出后向脈沖的第2延遲電路、以及輸入所述后向脈沖，所述后向脈沖輸入后經(jīng)過延遲時(shí)間(k-1)×D1+k×D2后，輸出比所述外部時(shí)鐘信號(hào)相位延遲(k/j)×T的修正的內(nèi)部時(shí)鐘信號(hào)的第3延遲電路。其中j、k是互為素?cái)?shù)的自然數(shù)，j≥k，Δ為所述前向脈沖發(fā)生后到最初發(fā)生所述內(nèi)部時(shí)鐘信號(hào)脈沖為止的時(shí)間，A為j×(D1+D2)，T為外部時(shí)鐘信號(hào)的周期。本發(fā)明時(shí)鐘控制電路具備輸入有相對(duì)于外部時(shí)鐘信號(hào)延遲k×D1的內(nèi)部時(shí)鐘信號(hào)，所述內(nèi)部時(shí)鐘信號(hào)輸入后經(jīng)過延遲時(shí)間A后輸出前向脈沖的第1延遲電路、使所述前向脈沖延遲Δ+(k/j)×Δ后輸出后向脈沖的第2延遲電路、以及輸入所述后向脈沖，所述后向脈沖輸入后經(jīng)過延遲時(shí)間k×D2后，輸出比所述外部時(shí)鐘信號(hào)相位延遲(k/j)×T的修正的內(nèi)部時(shí)鐘信號(hào)的第3延遲電路。其中j、k是互為素?cái)?shù)的自然數(shù)，j≥k，Δ為所述前向脈沖發(fā)生后到最初發(fā)生所述內(nèi)部時(shí)鐘信號(hào)脈沖為止的時(shí)間，A為j×(D1+D2)，T為外部時(shí)鐘信號(hào)的周期。附圖概述下面，邊參照附圖，邊就本發(fā)明的時(shí)鐘同步延遲控制電路作詳細(xì)說明。圖1是表示備有具有本發(fā)明的電路的存儲(chǔ)器的系統(tǒng)的主要部分的圖。圖2是表示圖1的存儲(chǔ)器內(nèi)的時(shí)鐘控制電路的構(gòu)成的圖。圖3是詳細(xì)表示圖2電路內(nèi)的延遲單元的電路圖。圖4是詳細(xì)表示圖3延遲單元內(nèi)的狀態(tài)保持部的電路圖。圖5是詳細(xì)表示圖2電路內(nèi)控制脈沖發(fā)生電路的圖。圖6是表示本發(fā)明原理的圖。圖7是表示圖2～6的電路動(dòng)作的定時(shí)關(guān)系圖。圖8是表示圖7定時(shí)關(guān)系圖的a狀態(tài)的圖。圖9是表示圖7定時(shí)關(guān)系圖的b狀態(tài)的圖。圖10是表示圖7定時(shí)關(guān)系圖的c狀態(tài)的圖。圖11是表示圖7定時(shí)關(guān)系圖的d狀態(tài)的圖。圖12是表示圖7定時(shí)關(guān)系圖的e狀態(tài)的圖。圖13是表示圖7定時(shí)關(guān)系圖的f狀態(tài)的圖。圖14是表示圖7定時(shí)關(guān)系圖的g狀態(tài)的圖。圖15是表示圖7定時(shí)關(guān)系圖的h狀態(tài)的圖。圖16是表示圖7定時(shí)關(guān)系圖的i狀態(tài)的圖。圖17是表示圖2電路的變形例子的圖。圖18是圖2電路的變形例。圖19是詳細(xì)表示圖18電路中的延遲電路34的圖。圖20是詳細(xì)表示圖18電路中的控制脈沖發(fā)生電路61的圖。圖21是表示圖2電路的動(dòng)作的幾個(gè)存在問題的圖。圖22是表示圖18～圖20電路動(dòng)作的定時(shí)關(guān)系圖。圖23是表示將本發(fā)明的電路裝入一芯片時(shí)的布置圖。圖24是表示圖2及圖18的電路動(dòng)作的圖。圖25是表示圖2及圖18的電路動(dòng)作的圖。圖26是表示圖2及圖18的電路動(dòng)作的圖。圖27是表示圖2及圖18的電路動(dòng)作的圖。圖28表示圖2的時(shí)鐘控制電路的主要結(jié)構(gòu)。圖29表示本發(fā)明時(shí)鐘控制電路的第1例。圖30表示本發(fā)明時(shí)鐘控制電路的第2例。圖31表示本發(fā)明時(shí)鐘控制電路的第3例。圖32表示本發(fā)明時(shí)鐘控制電路的第4例。圖33表示本發(fā)明時(shí)鐘控制電路的第5例。圖34詳細(xì)表示圖1的時(shí)鐘控制電路的結(jié)構(gòu)。圖35詳細(xì)表示圖34的電路圖內(nèi)的延遲單元Ui的結(jié)構(gòu)。圖36詳細(xì)表示圖34的電路圖內(nèi)的延遲單元Ui的結(jié)構(gòu)。圖37表示HBD的結(jié)構(gòu)的第1例。圖38表示HBD的結(jié)構(gòu)的第2例。圖39表示圖37或圖38的延遲單元bdi的結(jié)構(gòu)。圖40符號(hào)化表示圖39的電路。圖41表示1/3BD的結(jié)構(gòu)的第1例。圖42表示1/3BD的結(jié)構(gòu)的第2例。圖43表示m/nBD的結(jié)構(gòu)。圖44表示圖43的塊B(i)的結(jié)構(gòu)。圖45表示本發(fā)明的原理。圖46表示本發(fā)明的原理。圖47表示本發(fā)明存儲(chǔ)器系統(tǒng)的結(jié)構(gòu)。圖48表示已有技術(shù)系統(tǒng)的主要部分。圖49是表示圖48中系統(tǒng)的外部時(shí)鐘與內(nèi)部時(shí)鐘的偏移的電路圖。圖50表示作為本發(fā)明基礎(chǔ)的同步系統(tǒng)的原理。圖51表示用于實(shí)現(xiàn)圖50原理的電路的一個(gè)例子。圖52表示圖51電路中決定延遲量Δf、Δb的情況。具體實(shí)施例圖1是表示備有具有本發(fā)明的時(shí)鐘同步延遲控制電路的存儲(chǔ)器部件的同步控制系統(tǒng)的一個(gè)例子的圖。例如由CPU12生成的外部時(shí)鐘CK輸入至存儲(chǔ)器(同步DRAM等的時(shí)鐘同步型DRAM)11上。外部時(shí)鐘CK經(jīng)由緩沖器13變換為內(nèi)部時(shí)鐘CLK。內(nèi)部時(shí)鐘CLK供給寫入讀出電路16，來控制數(shù)據(jù)的寫入讀出動(dòng)作。由于內(nèi)部時(shí)鐘CLK是通過將外部時(shí)鐘CK作為觸發(fā)信號(hào)、由緩沖器13生成的，所以在外部時(shí)鐘CK和內(nèi)部時(shí)鐘CLK之間必然存在偏離。時(shí)鐘同步延遲控制電路31基于內(nèi)部時(shí)鐘CLK，生成與外部時(shí)鐘的定時(shí)一致的補(bǔ)償內(nèi)部時(shí)鐘CK’。補(bǔ)償內(nèi)部時(shí)鐘CK’供給輸入電路14及輸出電路15，控制數(shù)據(jù)的輸入輸出動(dòng)作。圖2是表示圖1存儲(chǔ)器11中的時(shí)鐘同步延遲控制電路31的構(gòu)成的圖。外部時(shí)鐘CK加至存儲(chǔ)器的輸入端30。外部時(shí)鐘加至具有延遲量D1的輸入緩沖器13上。輸入緩沖器13輸出相對(duì)于外部時(shí)鐘CK具有D1偏離的內(nèi)部時(shí)鐘CLK。內(nèi)部時(shí)鐘CLK加至具有延遲量A的延遲電路32上，延遲電路32輸出前向脈沖FCL1(延遲模仿脈沖CL)。內(nèi)部時(shí)鐘CLK以及通過反相器35將內(nèi)部時(shí)鐘CLK的反相后的反向內(nèi)部時(shí)鐘CLK分別被輸入至n個(gè)延遲單元33-1，33-2，……33-n上。n個(gè)延遲單元33-1，33-2，……33-n相互串聯(lián)連接著。前向脈沖FCL1輸入至第一段延遲單元33-1上，另外，從第一段延遲單元33-1輸出后向脈沖RCL1。后向脈沖RCL1通過經(jīng)由具有延遲量D2的延遲電路34變?yōu)檠a(bǔ)償內(nèi)部時(shí)鐘CK’。圖3是詳細(xì)表示圖2的延遲單元的構(gòu)成的圖。延遲單元33-i由前向脈沖延遲電路、狀態(tài)保持電路及后向脈沖延遲電路這三部分所構(gòu)成。前向脈沖延遲電路由三個(gè)反相器41～43所構(gòu)成。反相器41、42串聯(lián)連接，第一段延遲單元的輸出信號(hào)FCLi輸出至反相器41上，反相器42將輸出信號(hào)FCLi+1輸出至后一段延遲單元。反相器(時(shí)鐘反相器)41的動(dòng)作受控制脈沖P控制，例如當(dāng)控制脈沖P為“1”時(shí)，反相器41呈激活狀態(tài)。又，反相器43的輸出端連接至反相器42的輸入端，反相器43的輸入端上總是加上“0”電位(例如接地電位)。反相器(時(shí)鐘反相器)43的動(dòng)作受控制脈沖P控制，例如當(dāng)控制脈沖P為“1”時(shí)，反相器43呈激活狀態(tài)。后向脈沖延遲電路由三個(gè)反相器44～46所構(gòu)成。反相器44、45串聯(lián)連接，后一段延遲單元的輸入信號(hào)RCLi+1或內(nèi)部時(shí)鐘CLK輸入至反相器44上，反相器45將輸出信號(hào)RCLi輸出至前一段延遲單元。反相器(時(shí)鐘反相器)44的動(dòng)作受控制脈沖Q控制，例如只有控制脈沖Q為“1”時(shí)，反相器44才呈激活狀態(tài)。又，反相器46的輸出端連接至反相器45的輸入端，反相器46的輸入端上總是輸入內(nèi)部時(shí)鐘CLK。反相器(時(shí)鐘反相器)46的動(dòng)作受控制脈沖Q控制，例如當(dāng)控制脈沖Q為“1”時(shí)，反相器46呈激活狀態(tài)。狀態(tài)保持電路由狀態(tài)保持部47以及NAND電路48、49所構(gòu)成。NAND電路48上輸入前一段延遲單元的輸出信號(hào)FCLi及反相內(nèi)部時(shí)鐘CLK，NAND電路49上輸入反相器45的輸出信號(hào)及內(nèi)部時(shí)鐘CLK。NAND電路48的輸出信號(hào)成為狀態(tài)保持部47的置位輸入S，NAND電路49的輸出信號(hào)成為狀態(tài)保持部47的復(fù)位輸入R。因此，NAND電路48的輸出信號(hào)(置位輸入)S為“0”時(shí)，狀態(tài)保持部47呈置位狀態(tài)，NAND電路49的輸出信號(hào)(復(fù)位輸入)R為“0”時(shí)，狀態(tài)保持部47呈復(fù)位狀態(tài)。狀態(tài)保持部47被構(gòu)成得也能輸出控制脈沖Q、Q。狀態(tài)保持部47呈置位狀態(tài)時(shí)，控制脈沖Q為“1”；狀態(tài)保持部47呈復(fù)位狀態(tài)時(shí)，控制脈沖Q為“1”。圖4是表示圖3中的狀態(tài)保持部的構(gòu)成例的圖。P溝道型MOS晶體管51及N溝道型MOS晶體管53、54相互串聯(lián)連接，其兩端分別加上高電位VDD及低電位VSS。同樣，P溝道型MOS晶體管52及N溝道型MOS晶體管55、56互相串聯(lián)連接，其兩端分別加上高電位VDD及低電位VSS。置位輸入S被輸入至MOS晶體管5154的控制極，復(fù)位輸入R被輸入至MOS晶體管52、56的控制極。MOS晶體管53的控制極連接至MOS的晶體管52的漏極，MOS晶體管55的控制極連接至MOS晶體管51的漏極?？刂泼}沖Q從MOS晶體管51的漏極輸出，控制脈沖Q從MOS晶體管52的漏極輸出。圖5是表示控制脈沖P、P的發(fā)生電路的構(gòu)成例的圖。內(nèi)部時(shí)鐘CLK經(jīng)由具有延遲量A’的延遲電路57輸入至NOR電路58的一個(gè)輸入端，反相內(nèi)部時(shí)鐘CLK輸入至NOR電路58的另一個(gè)輸入端。NOR電路58輸出控制脈沖P。另外，控制脈沖P通過經(jīng)由反相器59變?yōu)榭刂泼}沖P?？刂泼}沖P、P的脈沖寬度由延遲電路57的延遲量A’決定。但是，該延遲量A’設(shè)定成比輸出延遲模仿脈沖的延遲電路32的延遲量A還小。這是由于在輸入前向脈沖至第一段延遲單元前，必須把所有的延遲單元的前向延遲電路初始化的緣故。下面，邊參照?qǐng)D6，邊就本發(fā)明的原理作一確認(rèn)。設(shè)外部時(shí)鐘CK和內(nèi)部時(shí)鐘CLK偏離的寬度(延遲量)為D1，外部時(shí)鐘CK和內(nèi)部時(shí)鐘CLK的周期為T。從內(nèi)部時(shí)鐘CLK的第一個(gè)脈沖產(chǎn)生的時(shí)刻(前沿時(shí)刻)起經(jīng)過了時(shí)間A的時(shí)刻使延遲模仿脈沖FCL1產(chǎn)生。這時(shí)，從延遲模仿脈沖FCL1產(chǎn)生的時(shí)刻起至內(nèi)部時(shí)鐘CLK的的第二個(gè)脈沖產(chǎn)生的時(shí)刻為止的時(shí)間為Δf。另外，將這一時(shí)間Δf復(fù)制制成Δb，然后在從使延遲模仿脈沖FCL1產(chǎn)生的時(shí)刻起經(jīng)過了2×Δ(其中Δf＝Δb＝Δ)的時(shí)刻產(chǎn)生延遲模仿脈沖RCL1。于是，在從延遲模仿脈沖RCL1產(chǎn)生的時(shí)刻起經(jīng)過了時(shí)間A的時(shí)刻，會(huì)與內(nèi)部時(shí)鐘CLK的第三個(gè)脈沖產(chǎn)生的時(shí)刻一致。其中，假定(A+W)＜T。W為延遲模仿脈沖FCL、RCL的寬度。若設(shè)從延遲模仿脈沖RCL1產(chǎn)生的時(shí)刻至外部時(shí)鐘CK的第三個(gè)脈沖產(chǎn)生的時(shí)刻為止的時(shí)間為D2，則使延遲模仿脈沖RCL1僅延遲時(shí)間D2，就可得到和外部時(shí)鐘CK的定時(shí)一致的補(bǔ)償內(nèi)部時(shí)鐘CK’。也就是說，形成生成延遲量A、(2×Δ)、D2的延遲電路，使內(nèi)部時(shí)鐘CLK僅延遲時(shí)間A+(2×Δ)+D2的話，即可得到與外部時(shí)的定時(shí)一致的補(bǔ)償內(nèi)部時(shí)鐘CK’。又，由于存在A＝D1+D2這樣的關(guān)系，因此，延遲量D2可由A及D1求得。另外，這也是為了在控制脈沖P輸入至第一段延遲單元前，使所有的延遲單元的前向延遲電路初始化的緣故。下面，就圖2至圖5的時(shí)鐘同步延遲控制電路的動(dòng)作作一說明。1.圖7的時(shí)間圖中a時(shí)刻的狀態(tài)如圖8所示，內(nèi)部時(shí)鐘CLK為“1”(前沿)。因此，控制脈沖發(fā)生電路60的輸出信號(hào)P＝“1”、P＝“0”，具有由延遲量A’所決定的脈沖寬度的控制脈沖P、P被生成，并被輸入至各延遲單元33-1，33-2，……33-n。在各延遲單元33-1，33-2，……33-n上，由于P＝“1”、P＝“0”，所以，反相器43呈激活狀態(tài)，反相器41呈非激活狀態(tài)。因此，所有的延遲單元33-1，33-2，……33-n的前向脈沖延遲電路的輸入輸出信號(hào)FCL1～FCLn全為“0”，前向脈沖的傳送線被初始化。此后，在各延遲單元33-1，33-2，……33-n上，一旦P＝“0”、P＝“1”，反相器41即呈激活狀態(tài)，反相器43即呈非激活狀態(tài)。即各延遲單元33-1，33-2，……33-n的前向脈沖延遲電路相互電氣連接，與此同時(shí)，延遲單元33-1的前向脈沖延遲電路4輸入端被電連接至延遲電路32上，前向脈沖傳送的準(zhǔn)備結(jié)束?？刂泼}沖P、P的脈沖寬度(P為“1”、P為“0”期間)要比由延遲電路32的延遲量A決定的期間還小，這是必要條件。這是因?yàn)樵谇跋蛎}沖(延遲模仿脈沖)FCL1輸入至延遲單元33-1之前，有必要預(yù)先使所有的延遲單元33-1，33-2，……33-n的前向脈沖的傳送線初始化的緣故。2.圖7的時(shí)間圖的b時(shí)刻的狀態(tài)如圖9所示，內(nèi)部時(shí)鐘CLK為“0”，反相內(nèi)部時(shí)鐘CLK為“1”。由于內(nèi)部時(shí)鐘CLK及反相內(nèi)部時(shí)鐘CLK對(duì)各延遲單元33-1，33-2，……33-n是通用，所以，各延遲單元33-1，33-2，……33-n的NAND電路48的一個(gè)輸入端為“1”。另一方面，各延遲單元33-1，33-2，……33-n的狀態(tài)保持部47呈復(fù)位狀態(tài)，由狀態(tài)保持部47輸出的控制脈沖Q＝“0”、Q＝“1”。因此，各延遲單元33-1，33-2，……33-n的反相器46呈激活狀態(tài)、反相器44呈非激活狀態(tài)，各延遲單元33-1，33-2，……33-n的后向脈沖延遲電路的輸入輸出信號(hào)RCL1～RCLn全為“0”。3.圖7的時(shí)間圖的c時(shí)刻的狀態(tài)如圖10所示，前向脈沖(延遲模仿脈沖)FCL1從延遲電路(延遲量A)32輸出，輸入至延遲單元33-1上。另外，必須如下那樣地設(shè)定，即前向脈沖寬度(“1”期間)加上由延遲量A決定的期間的和值要比內(nèi)部時(shí)鐘CLK的周期T小。若前向脈沖FCL1(＝“1”)輸入至延遲單元33-1上，則延遲單元33-1的NAND電路48的另一輸入端變?yōu)椤?”。NAND電路48的輸出(置位輸入S)變?yōu)椤?”。因此，狀態(tài)保持部47的狀態(tài)變?yōu)橹梦粻顟B(tài)S。在狀態(tài)保持部47呈置位狀態(tài)的延遲單元33-1中，由于狀態(tài)保持部47輸出的控制脈沖Q＝“1”、Q＝“0”，所以，反相器44呈激活狀態(tài)，反相器46呈非激活狀態(tài)。4.圖7的時(shí)間圖的d、e時(shí)刻的狀態(tài)如圖11所示，前向脈沖順次經(jīng)由延遲單元33-1，33-2，……33-n向前傳送。在前述脈沖通過后的延時(shí)單元33-1上，NAND電路48的另一個(gè)輸入再次變?yōu)椤?”，NAND電路48的輸出(置位輸入S)變?yōu)椤?”，但狀態(tài)保持部47的狀態(tài)仍維持在置位狀態(tài)。同樣，前向脈沖一旦輸入至延遲單元33-2，延遲單元33-2的狀態(tài)保持部47即變?yōu)橹梦粻顟B(tài)S。前向脈沖即使通過了延遲單元33-2，延遲單元33-2的狀態(tài)保持部47仍維持置位狀態(tài)S。一旦內(nèi)部時(shí)鐘CLK再次變?yōu)椤?”、反相內(nèi)部時(shí)鐘CLK變?yōu)椤?”，這一內(nèi)部時(shí)鐘CLK和反相內(nèi)部時(shí)鐘CLK即輸入至各延遲單元33-1，33-2，……33-n上。因此，各延遲單元33-1，33-2，……33-n的NAND電路48的一個(gè)輸入變?yōu)椤?”，與此同時(shí)，NAND電路49的一個(gè)輸入變?yōu)椤?”。另外，由于在狀態(tài)保持部47呈置位狀態(tài)S的延遲單元33-1、33-2上，Q＝“1”、反相器44呈激活狀態(tài)，所以，后向脈沖延遲電路的輸出信號(hào)RCL1、RCL2維持“0”的狀態(tài)，但在狀態(tài)保持部47呈復(fù)位狀態(tài)R的延遲單元33-3～33-n上，由于Q＝“1”、反相器46呈激活狀態(tài)，所以，后向脈沖延遲電路的輸出信號(hào)RCL3～RCLn為“1”。由此，形成后向脈沖的前端F2。這里，后向脈沖的前端F2是在內(nèi)部時(shí)鐘CLK＝“1”時(shí)，在狀態(tài)保持部呈復(fù)位狀態(tài)R的延遲單元33-3～33-n中最靠近第一段延遲單元33-1側(cè)的延遲單元33-3內(nèi)形成的。由于這些前向脈沖的前端F1可以認(rèn)為處在緊靠延遲單元33-3前的位置上，所以，前向脈沖的前端F1和后向脈沖的前端F2一致。因此，從前向脈沖(延遲模仿脈沖)FCL1產(chǎn)生的時(shí)刻至內(nèi)部時(shí)鐘CLK的脈沖產(chǎn)生的時(shí)間Δf等于從該內(nèi)部時(shí)鐘CLK的脈沖產(chǎn)生后(后向脈沖產(chǎn)生后)至后向脈沖RCL1被輸出、并被輸入至延遲電路34的時(shí)間Δb。此后，如圖12所示，控制脈沖發(fā)生電路60的輸出信號(hào)P＝“1”、P＝“0”，具有由延遲量A’決定的脈沖寬度的控制脈沖P、P被生成，并被輸入至各延遲單元33-1，33-2，……33-n。由于各延遲單元33-1，33-2，……33-n內(nèi)P＝“1”、P＝“0”，所以，反相器43呈激活狀態(tài)，反相器41呈非激活狀態(tài)。因此，各延遲單元33-1，33-2，……33-n的前向脈沖延遲電路的輸入輸出信號(hào)FCL1～FCLn全為“0”，前向脈沖消失、前向脈沖的傳送線被初始化。另一方面，一旦后向脈沖(＝“1”)的前沿被輸入至延遲單元33-1，則由于在延遲單元33-2內(nèi)，NAND電路49的二個(gè)輸入都為“1”，所以，NAND電路49的輸出(復(fù)位輸入R)變?yōu)椤?”，狀態(tài)保持部47變?yōu)閺?fù)位狀態(tài)R(被初始化)。各延遲單元的狀態(tài)保持部47的初始化(指成為復(fù)位狀態(tài)R)僅在內(nèi)部時(shí)鐘CLK為“1”期間進(jìn)行的。這是由于內(nèi)部時(shí)鐘CLK為“1”時(shí)，若輸入后向脈沖(＝“1”)，NAND電路49的二個(gè)輸入都變?yōu)椤?”的緣故。又，由于各延遲單元的狀態(tài)保持部47的初始化僅在內(nèi)部時(shí)鐘CLK為為“1”期間進(jìn)行的，所以有時(shí)也有不能使所有的延遲單元的狀態(tài)保持部47初始化、即呈復(fù)位狀態(tài)R的情況，但這沒什么問題。這是因?yàn)槲闯跏蓟难舆t單元33-1上，下一個(gè)前向脈沖能通過這一點(diǎn)是顯而易見的。5.圖7的時(shí)間圖中的f時(shí)刻的狀態(tài)如圖13所示，內(nèi)部時(shí)鐘CLK為“0”、反相內(nèi)部時(shí)鐘CLK為“1”。這樣的內(nèi)部時(shí)鐘CLK和反相內(nèi)部時(shí)鐘CLK被輸入至各延遲單元33-1，33-2，……33-n上。又，由于在各延遲單元33-1，33-2，……33-n上P＝“0”、P＝“1”，所以，反相器41呈激活狀態(tài)，反相器43呈非激活狀態(tài)。即各延遲單元33-1，33-2，……33-n的前向脈沖延遲電路互相電氣連接，與此同時(shí)，延遲單元33-1的前向脈沖延遲電路的輸入端被電連接至延遲電路32上，前向脈沖的傳送準(zhǔn)備結(jié)束。另一方面，在狀態(tài)保持部47呈復(fù)位狀態(tài)R的延遲單元33-2～33-n，Q＝1，反相器46呈激活狀態(tài)。由此，一旦內(nèi)部時(shí)鐘CLK變?yōu)椤?”，狀態(tài)保持部47呈復(fù)位狀態(tài)R的延遲單元33-2～33-n的輸出信號(hào)RCL2～RCLn全為“0”，并形成后向脈沖的后沿。因此，后向脈沖的脈沖寬度與一個(gè)延遲單元的延遲量(二段反相器的延遲量)相當(dāng)?shù)钠陂g相同，或比它小。如果想使后向脈沖的脈沖寬度比一個(gè)延遲單元的延遲量更大時(shí)，可以如圖17所示那樣，將延遲電路33-n的NAND電路49的另一個(gè)輸入作為上一段延遲電路33-(n-1)的輸出RCLn-1就行。此時(shí)，后向脈沖的最大脈沖寬度變?yōu)榕c二個(gè)延遲單元的延遲量(4個(gè)反相器的延遲量)相當(dāng)?shù)钠陂g。又，在狀態(tài)保持部47呈置位狀態(tài)S的延遲單元33-1內(nèi)，Q＝“1”、反相器44呈激活狀態(tài)。因此，經(jīng)由延遲單元33-1、將后向脈沖引向延遲電路34的準(zhǔn)備結(jié)束。6.圖7的時(shí)間圖中的g時(shí)刻的狀態(tài)如圖14所示，前向脈沖(延遲模仿脈沖)FCL1從延遲電路(延遲量A)32輸出，被輸入至延遲單元33-1上。一旦前向脈沖FCL1(＝“1”)被輸入至延遲單元33-1，延遲單元33-1的NAND電路48的另一個(gè)輸入即變?yōu)椤?”，NAND電路48的輸出(置位輸入S)變?yōu)椤?”。因此，延遲單元33-1的狀態(tài)保持部47呈置位狀態(tài)時(shí)，狀態(tài)保持部47維持置位狀態(tài)S，而該狀態(tài)保持部47呈復(fù)位狀態(tài)R時(shí)，狀態(tài)保持部47變?yōu)橹梦粻顟B(tài)S。在狀態(tài)保持部47呈置位狀態(tài)S的延遲單元33-1內(nèi)，由于從狀態(tài)保持部47輸出的控制脈沖Q＝“1”、Q＝“0”，所以，反相器44呈激活狀態(tài)，反相器46呈非激活狀態(tài)。另一方面，后向脈沖被輸入至第一段延遲單元33-1，經(jīng)二個(gè)反相器的延遲，從第一段延遲單元33-1輸出。7.圖7的時(shí)間圖中的h時(shí)刻的狀態(tài)如圖15所示，前向脈沖邊順序經(jīng)由延遲單元33-1，33-2，……33-n，邊向前傳送。在前向脈沖已通過了的延遲單元33-1內(nèi)，NAND電路48的另一個(gè)輸入再次變?yōu)椤?”，NAND電路48的輸出(置位輸入S)變?yōu)椤?”，但狀態(tài)保持部47的狀態(tài)仍維持在置位狀態(tài)S。同樣，一旦前向脈沖輸入至延遲單元33-2，延遲單元33-2的狀態(tài)保持部47即變?yōu)橹梦粻顟B(tài)S。前向脈沖即使通過了延遲單元33-2，延遲單元33-2的狀態(tài)保持部47仍維持置位狀態(tài)S。另一方面，后向脈沖被輸入至延遲電路34。延遲電路34使后向脈沖僅延遲延遲量D2，產(chǎn)生補(bǔ)償內(nèi)部時(shí)鐘CK’的脈沖。這一補(bǔ)償內(nèi)部時(shí)鐘CK’的脈沖定時(shí)與外部時(shí)鐘CK的脈沖定時(shí)一致。8.圖7的時(shí)間圖中的I時(shí)刻的狀態(tài)如圖16所示，當(dāng)內(nèi)部時(shí)鐘CLK再次變?yōu)椤?”、反相內(nèi)部時(shí)鐘CLK變?yōu)椤?”時(shí)，這一內(nèi)部時(shí)鐘CLK和反向內(nèi)部時(shí)鐘CLK被輸入至各延遲單元33-1，33-2，……33-n上。因此，所有的延遲單元33-1，33-2，……33-n的NAND電路48的一個(gè)輸入變?yōu)椤?”，與此同時(shí)，NAND電路49的一個(gè)輸入變?yōu)椤?”。另外，由于在狀態(tài)保持部47呈置位狀態(tài)S的延遲單元33-1，33-2內(nèi)，Q＝“1”、反相器44呈激活狀態(tài)，所以，后向脈沖延遲電路的輸出信號(hào)RCL1、RCL2仍維持“0”的狀態(tài)，但由于在狀態(tài)保持部47呈復(fù)位狀態(tài)R的延遲單元33-3～33-n內(nèi)，Q＝“1”、反相器46呈激活狀態(tài)，所以后向脈沖延遲電路的輸出信號(hào)RCL3～RCLn變?yōu)椤?”。由此，形成后向脈沖的前沿F1。此后，圖12～圖16的動(dòng)作反復(fù)進(jìn)行。若依靠前述構(gòu)成的時(shí)鐘同步延遲控制電路，就可通過各延遲單元具有狀態(tài)保持部這一點(diǎn)，正確復(fù)制從延遲模仿脈沖(前向脈沖)FCL1產(chǎn)生到內(nèi)部時(shí)鐘CLK的脈沖產(chǎn)生為止的時(shí)間Δf，形成Δb，并在該內(nèi)部時(shí)鐘CLK的脈沖產(chǎn)生、經(jīng)過時(shí)間Δb(＝Δf)后，將后向脈沖RCL1輸入至具有延遲量D2的延遲電路34上。因此，可產(chǎn)生與外部時(shí)鐘CK正確同步的補(bǔ)償內(nèi)部時(shí)鐘CK’，進(jìn)而可達(dá)成使用高速時(shí)鐘的數(shù)據(jù)傳送。另外，本發(fā)明對(duì)下述存儲(chǔ)器是有效的，這種存儲(chǔ)器如同同步DRAM那樣，當(dāng)內(nèi)部時(shí)鐘暫時(shí)中斷的同時(shí)，能使之與頻率變化的高速時(shí)鐘同步、進(jìn)行數(shù)據(jù)的發(fā)送接收。圖18是表示圖2的時(shí)鐘同步延遲控制電路的一個(gè)變形例的圖。這一時(shí)鐘同步延遲控制電路與圖2相比，不同點(diǎn)是在延遲電路34上附加了所定的功能，其它構(gòu)成與圖2的電路相同。即在這種實(shí)施形態(tài)中，外部時(shí)鐘CK或內(nèi)部時(shí)鐘CLK的周期T大于所定值以上時(shí)，不進(jìn)行使內(nèi)部時(shí)鐘CLK的定時(shí)與外部時(shí)鐘CK的定時(shí)相一致這樣的處理，而是通過帶有一定偏離的內(nèi)部時(shí)鐘CLK來進(jìn)行存儲(chǔ)器的輸入輸出電路的控制。這是由于外部時(shí)鐘CK的頻率比較低(周期長)時(shí)，偏離本身不太成問題的緣故。另外，這也是由于從與存儲(chǔ)器芯片上的占有面積的關(guān)系來看，構(gòu)成時(shí)鐘同步延遲控制電路的延遲單元的數(shù)目也不太多的緣故。下面，簡(jiǎn)單說明該實(shí)施形態(tài)的電路構(gòu)成。外部時(shí)鐘CK被加至存儲(chǔ)器的輸入端子30。外部時(shí)鐘CK被輸入至具有延遲量D1的輸入緩沖器13上。輸入緩沖器13輸出相對(duì)于外部時(shí)鐘CK帶有D1偏離的內(nèi)部時(shí)鐘CLK。內(nèi)部時(shí)鐘CLK被輸入至帶有延遲量A的延遲電路32上，延遲電路32輸出前向脈沖FCL(延遲模仿脈沖FCL)。內(nèi)部時(shí)鐘CLK及通過反相器35使內(nèi)部時(shí)鐘CLK反相的反相內(nèi)部時(shí)鐘CLK分別被輸入至n個(gè)延遲單元33-1，33-2，……33-n上。n個(gè)延遲單元33-1，33-2，……33-n互相串聯(lián)連接著。在第一段延遲單元33-1上輸入前向脈沖FCL1，另外，從第一段延遲單元33-1輸出后向脈沖RCL1。當(dāng)外部時(shí)CK的周期T小于所定值(高速時(shí)鐘)時(shí)，通過經(jīng)由具有延遲量D2的延遲電路34，后向脈沖RCL1變?yōu)檠a(bǔ)償內(nèi)部時(shí)鐘CK’。這一補(bǔ)償內(nèi)部時(shí)鐘CK’的定時(shí)是與外部時(shí)鐘CK的定時(shí)一致的。當(dāng)外部時(shí)鐘CK的周期T大于所定值時(shí)，后向脈沖RCL1被輸入至具有延遲量D2的延遲電路34上，但從延遲電路34沒有輸出。取而代之的是內(nèi)部時(shí)鐘CLK從延遲電路34輸出。這時(shí)，相對(duì)于外部時(shí)鐘CK，內(nèi)部時(shí)CLK當(dāng)然帶有一定的偏離，但相對(duì)于外部時(shí)鐘CK的周期，這一偏離值的大小是不太成問題的?？刂泼}沖發(fā)生電路61基于最后段延遲單元33-n的前向脈沖延遲電路的輸出LST和第一段延遲單元33-1的后向脈沖延遲電路的輸出RCL1，輸出控制脈沖L、L?？刂泼}沖L、L決定輸出補(bǔ)償內(nèi)部時(shí)鐘CK’或內(nèi)部時(shí)鐘CLK。圖19是詳細(xì)說明圖18中的延遲電路34的構(gòu)成的圖。延遲單元33-1的輸出RCL1經(jīng)由延遲電路62及反相器63輸入至NAND電路64的一個(gè)輸入端，與此同時(shí)，還直接輸入至NAND電路64的另一個(gè)輸入端。NAND電路64的輸出信號(hào)通過經(jīng)由三個(gè)反相器65～67，變成補(bǔ)償內(nèi)部時(shí)鐘CK’。反相器66是一個(gè)控制時(shí)鐘L為“1”時(shí)呈激活狀態(tài)那樣的時(shí)鐘反相器。即控制時(shí)鐘L為“1”時(shí)，使后向脈沖僅延遲一定時(shí)間，生成補(bǔ)償內(nèi)部時(shí)鐘CK’，當(dāng)控制時(shí)鐘L為“0”時(shí)，斷路后向脈沖。內(nèi)部時(shí)鐘CLK經(jīng)由反相器68被輸入至延遲電路34的反相器67上。反相器68是控制脈沖L為“1”時(shí)呈激活那樣的時(shí)鐘反相器。即當(dāng)控制時(shí)L為為“1”時(shí)，把內(nèi)部時(shí)鐘CLK引至反相器67，控制時(shí)鐘L為“0”時(shí)，斷路內(nèi)部時(shí)鐘CLK。圖20是表示圖18中的控制脈沖發(fā)生電路61的構(gòu)成的圖。NOR電路69的一個(gè)輸入端上輸入最后段延遲單元33一n的前向脈沖延遲電路的輸出LST，另一個(gè)輸入端上輸入NOR電路72的輸出。NOR電路72的一個(gè)輸入端上，輸入NOR電路69的輸出，另一個(gè)輸出端上，輸入NOR電路71的輸出。NOR電路71上，分別輸入最后段延遲單元33-n的前向脈沖延遲電路的輸出LST和用反相器70將第一段延遲單元33-1的后向脈沖延遲電路的輸出RCL1反相后的信號(hào)。NAND電路73上，分別輸入NOR電路69的輸出及通過延遲電路74將此輸出僅延遲延遲量D3的信號(hào)。NAND電路73的輸出成為控制時(shí)鐘L，通過反相器75將這一控制時(shí)鐘L反相后的信號(hào)成為控制時(shí)鐘L。NAND電路73及延遲電路74是為了相對(duì)于NOR電路69的輸出，不延遲控制時(shí)鐘L的前沿，只對(duì)控制時(shí)鐘L的后沿延時(shí)延遲量D3，從而使延遲電路34內(nèi)的后向脈沖確實(shí)消失、進(jìn)行初始化的緣故。下面，邊參照?qǐng)D21，邊就圖18～圖20的時(shí)鐘同步延遲控制電路的原理作一簡(jiǎn)單說明。圖21表示外部時(shí)鐘CK的一個(gè)周期(周期時(shí)間)比較長、由全部延遲單元產(chǎn)生的最大延遲量maxΔ比從延遲模仿脈沖產(chǎn)生的時(shí)刻至內(nèi)部時(shí)鐘CLK的脈沖發(fā)生的時(shí)刻為止的時(shí)間Δf還小時(shí)的時(shí)間圖。設(shè)外部時(shí)鐘CK和內(nèi)部時(shí)鐘CLK的偏離的寬度(延遲量)為D1，外部時(shí)鐘CK的周期為T。在從內(nèi)部時(shí)鐘CLK的第一個(gè)脈沖產(chǎn)生的時(shí)鐘(前沿時(shí)刻)經(jīng)過了時(shí)間A的時(shí)刻，使延遲模仿脈沖FCL1產(chǎn)生。這時(shí)，從延遲模仿脈沖FCL1產(chǎn)生的時(shí)刻至內(nèi)部時(shí)鐘CLK的第二個(gè)脈沖產(chǎn)生的時(shí)刻的時(shí)間為Δf。然而，全部延遲單元能形成的最大延遲量為maxΔ(＜Δf)。也就是說，由于依靠本發(fā)明的時(shí)鐘同步延遲控制、能復(fù)制的延遲量的最大值為maxΔ，所以，從內(nèi)部時(shí)鐘CLK的的第二個(gè)脈沖產(chǎn)生的時(shí)刻起經(jīng)過了時(shí)間maxΔ后的時(shí)刻，產(chǎn)生延遲模仿脈沖RCL1，就不能正確復(fù)制延遲量Δf。因此，即使在從延遲模仿脈沖RCL1產(chǎn)生的時(shí)刻起經(jīng)過了時(shí)間D2的時(shí)刻產(chǎn)生補(bǔ)償內(nèi)部時(shí)鐘CK’，這一補(bǔ)償內(nèi)部時(shí)鐘CK’的定時(shí)還是與外部時(shí)鐘CK的定時(shí)偏離的。并且，有時(shí)這一偏離比原本存在的偏離還要大，反而使存儲(chǔ)器的功能變壞。本實(shí)施形態(tài)是可以認(rèn)為能避免這樣的現(xiàn)象的。在圖2的實(shí)施形態(tài)中，當(dāng)從內(nèi)部時(shí)鐘CLK的脈沖產(chǎn)生至延遲模仿脈沖產(chǎn)生的時(shí)間定為A、全部延遲單元產(chǎn)生的最大延遲量定為maxΔ的情況下，有必要滿足A+maxΔ≤T，但在本實(shí)施形態(tài)中，這樣的條件變得不必要。下面，邊參照?qǐng)D22的時(shí)間圖，邊就圖18至圖20的時(shí)鐘同步延遲控制電路的動(dòng)作作一說明。因?yàn)闈M足A+maxΔ≤T時(shí)的動(dòng)作，與圖7所示的時(shí)間圖相同，所以，下面僅就A+maxΔ.＞T時(shí)的動(dòng)作作一說明。若內(nèi)部時(shí)鐘CLK為“1”，則P＝“1”、P＝“0”，所有的延遲單元33-1，33-2，…33-n的前向脈沖延遲電路的輸入輸出信號(hào)FCL1～FCLn全為“0”，前向脈沖的傳送線被初始化。此后，若P＝“0”、P＝“1”，則各延遲單元33-1，33-2，……33-n的前向脈沖延遲電路相互電氣連接，與此同時(shí)，延遲單元33-1的前向脈沖延遲電路的輸入端電連接至延遲電路32上，前向脈沖的傳送的準(zhǔn)備結(jié)束。內(nèi)部時(shí)鐘CLK變?yōu)椤?”、反相內(nèi)部時(shí)鐘CLK變?yōu)椤?”后，從延遲電路(延遲量A)32輸出前向脈沖(延遲模仿脈沖)FCL1，并被輸入至延遲單元33-1上。一旦前向脈沖FCL1(＝“1”)輸入至延遲單元33-1上，延遲單元33-1的狀態(tài)保持部47的狀態(tài)即變?yōu)橹梦粻顟B(tài)S。另外，前向脈沖邊順次經(jīng)由延遲單元33-1，33-2，……33-n，邊向前傳送。在前向脈沖通過了的延遲單元，狀態(tài)保持部47的狀態(tài)仍維持置位狀態(tài)S。此后，前向脈沖經(jīng)由所有的延遲單元33-1，33-2，……33-n，從延遲單元33-n作為輸出脈沖LST(＝“1”)輸出。這一輸出脈沖LST輸入至控制脈沖發(fā)生電路61上。其結(jié)果是控制脈沖發(fā)生電路61產(chǎn)生L＝“1”、L＝“0”的總線交替信號(hào)。也就是說，在輸出脈沖LST輸出的時(shí)刻，L＝“1”、L＝“0”，延遲電路34被非激活，并從延遲電路34輸出與內(nèi)部時(shí)CLK一致的補(bǔ)償內(nèi)部時(shí)鐘CK’。另外，內(nèi)部時(shí)鐘CLK再次變?yōu)椤?”后、經(jīng)過了時(shí)間maxΔ時(shí)，從延遲單元33-1輸出后向脈沖RCL1。一旦這一后向脈沖RCL1輸入至控制發(fā)生電路61，在從延遲電路34輸入后向脈沖RCL1這一時(shí)刻后，即在后向脈沖RCL1消滅后，控制脈沖發(fā)生電路61產(chǎn)生L＝“0”、L＝“1”的總線交替信號(hào)。也就是說，延遲電路34被初始化(激活)、延遲電路34變?yōu)槟茌敵鲅舆t單元33-1的輸出信號(hào)RCL1的狀態(tài)。延遲電路62、反相器63及NAND電路64決定由延遲單元33-1輸出的后向脈沖的脈沖寬度。即電路結(jié)構(gòu)能在內(nèi)部時(shí)鐘CLK用于存儲(chǔ)器的輸入輸出控制的情況下，在延遲電路34內(nèi)后向脈沖消失后，變成L＝“0”、L＝“1”、延遲電路34被初始化(激活)。延遲電路34、62、74的各延遲量設(shè)定成具有D3＞D2+D2’這樣的關(guān)系。若依靠前述構(gòu)成的時(shí)鐘同步延遲控制電路，就可產(chǎn)生與外部時(shí)鐘CK正確同步的補(bǔ)償內(nèi)部時(shí)鐘CK’，就能達(dá)到使用高速時(shí)鐘的數(shù)據(jù)傳送。另外，在本實(shí)施形態(tài)中，可相應(yīng)于外部時(shí)鐘CK的頻率，決定照原樣使用內(nèi)部時(shí)鐘CK，或使用與外部時(shí)鐘CK同步的補(bǔ)償內(nèi)部時(shí)鐘CK’。也就是說，其結(jié)構(gòu)為，當(dāng)要與外部時(shí)鐘CK和內(nèi)部時(shí)鐘CLK的偏離成問題那樣的高速時(shí)鐘同步、進(jìn)行數(shù)據(jù)的發(fā)送接收時(shí)，使用與外部時(shí)鐘CK同步的補(bǔ)償內(nèi)部時(shí)鐘CK’；當(dāng)要與該偏離不成其為問題那樣的時(shí)鐘同步、進(jìn)行數(shù)據(jù)的發(fā)送接收時(shí)，象通常一樣，使用內(nèi)部時(shí)鐘CK。又，由延遲單元的數(shù)目決定使用內(nèi)部時(shí)鐘或使用補(bǔ)償內(nèi)部時(shí)鐘。因此，當(dāng)外部時(shí)鐘CK的周期(周期時(shí)間)較長的情況下，也不會(huì)產(chǎn)生外部時(shí)鐘CK和補(bǔ)償(校正)內(nèi)部時(shí)鐘CK’的偏離反而變大這樣的情況。圖23是表示將本發(fā)明的時(shí)鐘同步延遲控制電路配置于芯片時(shí)的設(shè)計(jì)圖。將本發(fā)明的時(shí)鐘同步延遲控制電路作為IC實(shí)際裝入系統(tǒng)時(shí)，必須考慮布線容量引起的延遲(布線延遲)。這里，首先要配置延遲單元陣列(下面，稱之為STBD-SynchronousTracedBackwardsDelay)80在合適的位置，以使其離輸入緩沖器13的距離(或布線延遲量)和其至轉(zhuǎn)出緩沖器(延遲電路)34的距離(或布線延遲量)相等。其次，通過線長L的布線連接輸入緩沖器13和STBD80。這里，實(shí)際的偏離D1是由輸入緩沖器13引起的延遲量和由線長L的布線引起的延遲量之和來計(jì)算的。下面，就具有延遲量A的延遲電路32加以討論。延遲量A如前述所示那樣，用D1+D2表示(例如，參照?qǐng)D6)。另外，延遲電路(輸出緩沖器)34的實(shí)際的延遲量D2由輸出緩沖器34引起的延遲量和由線長L的布線引起的延遲量合計(jì)而成。于是，具有延遲量A的延遲電路由相對(duì)于形成偏離D1的模型81、左右反之而成的模型82和與形成延遲量D2的模型83相同的模型84構(gòu)成。采用這樣的設(shè)計(jì)，由于能在考慮到布線延遲的基礎(chǔ)上來決定延遲量A、D1、D2，所以，可更正確地使補(bǔ)償內(nèi)部時(shí)鐘CK’與外部時(shí)鐘CK同步。若依靠本發(fā)明的時(shí)鐘同步延遲控制電路，即可如前所述那樣，獲得下述效果。通過各延遲單元具有狀態(tài)保持部這一點(diǎn)，可正確復(fù)制延遲模仿脈沖(前向脈沖)FCL1產(chǎn)生至內(nèi)部時(shí)鐘CLK的脈沖產(chǎn)生的時(shí)間Δf，形成Δb，并可在該內(nèi)部時(shí)鐘CLK的脈沖產(chǎn)生后經(jīng)過時(shí)間Δb(＝Δf)后，使后向脈沖RCL1輸入至具有延遲量D2的延遲電路上。圖24～圖27概略地表示了這一情況。即在初始狀態(tài)，如圖24所示，延遲單元33-1～33-n的前向脈沖延遲電路及后向脈沖延遲電路全是輸出“0”的狀態(tài)。如圖25所示，前向脈沖輸入至延遲單元33-4，延遲單元33-4的狀態(tài)保持部變?yōu)橹梦粻顟B(tài)S后，一旦發(fā)生內(nèi)部時(shí)鐘CLK脈沖，狀態(tài)保持部處于復(fù)位狀態(tài)R的延遲單元33-5～33-n便輸出“1”。就是說，前向脈沖的前沿F1與后向脈沖的前沿F2變?yōu)橐恢?，因而延遲量Δf與延遲量Δb相同。此后，如圖26和圖27所示，延遲單元33-4初始化為復(fù)位狀態(tài)R，接著形成后向脈沖，后向脈沖經(jīng)由延遲單元33-3，33-2，從延遲單元33-1輸出。通過這種動(dòng)作，可以發(fā)生與外部時(shí)鐘CK正確同步的修正內(nèi)部時(shí)鐘CK’，可建立利用高速時(shí)鐘的數(shù)據(jù)發(fā)送。通過對(duì)延遲單元的最后級(jí)輸出的信號(hào)進(jìn)行監(jiān)視，可根據(jù)外部時(shí)鐘CK的頻率，決定是照原樣用內(nèi)部時(shí)鐘CK，還是用與外部時(shí)鐘CK同步的修正內(nèi)部時(shí)鐘CK’。就是說，在同外部時(shí)鐘CK號(hào)內(nèi)部時(shí)鐘CLK的時(shí)差成問題這種高速時(shí)鐘相同步進(jìn)行數(shù)據(jù)交換時(shí)，采用與外部時(shí)鐘CK同步的修正內(nèi)部時(shí)鐘CK’，當(dāng)與該時(shí)差不成問題這種時(shí)鐘相同步進(jìn)行數(shù)據(jù)交換時(shí)，按通常道理，可構(gòu)成為采用內(nèi)部時(shí)鐘CK。另外，可由延遲單元個(gè)數(shù)來確定是采用內(nèi)部時(shí)鐘還是采用修正內(nèi)部時(shí)鐘。因而，外部時(shí)鐘CK周期(循環(huán)時(shí)間)較長時(shí)，不再發(fā)生外部時(shí)鐘CK與修正內(nèi)部時(shí)鐘CK’的差進(jìn)一步加大這種情況。此外，著眼于延遲量A由(D1+D2)來表示，并考慮配線延遲，按照與形成延遲量D1、D2的圖案相同的圖案形成延遲量A的圖案。因而，可通過簡(jiǎn)化的布圖，構(gòu)成正確地使修正內(nèi)部時(shí)鐘DK’與外部時(shí)鐘CK同步的系統(tǒng)。另外，本發(fā)明對(duì)于如同步DRAM那樣，存在內(nèi)部時(shí)鐘暫時(shí)中斷這種情況，并且與頻率變化的高速時(shí)鐘同步進(jìn)行數(shù)據(jù)交換這種存儲(chǔ)器較為有效。圖28是圖2的時(shí)鐘控制電路的簡(jiǎn)化表示圖。D1是具有延遲量D1的延遲電路，D2是具有延遲量D2的延遲電路，A是具有延遲量D1+D2的延遲電路，STBD(同步跟蹤后向延遲SynchronousTracedBackwardDelay)是延遲單元的陣列。STBD由FD(前向延遲ForwardDelay)和BD(后向延遲BackwardDelay)構(gòu)成。這樣構(gòu)成的時(shí)鐘控制電路如上所述外部時(shí)鐘CK的相位和內(nèi)部時(shí)鐘的相位CK’完全一致(沒有偏移)。因此，上述結(jié)構(gòu)的時(shí)鐘控制電路在外部時(shí)鐘上升(從低電平轉(zhuǎn)變到高電平)時(shí)輸出數(shù)據(jù)的情況下是有效的。另一方面，近年來，在外部時(shí)鐘的周期為T時(shí)，除了沒有偏移的內(nèi)部時(shí)鐘CK’外，還要求正確發(fā)生相對(duì)于外部時(shí)鐘CK只有(k/j)×T的相位延遲的內(nèi)部時(shí)鐘CKD(k、j互為素?cái)?shù)的自然數(shù)，而且j＞k)。例如在外部時(shí)鐘CK上升時(shí)和下降時(shí)分別輸出數(shù)據(jù)那樣的情況下，與相對(duì)于外部時(shí)鐘CK相位一致的內(nèi)部時(shí)鐘CK’的同時(shí)，有必要生成相對(duì)于外部時(shí)鐘CK的相位只延遲T/2(＝π)的內(nèi)部時(shí)鐘CKD。又，在那樣的情況下，如果內(nèi)部時(shí)鐘CKD的相位不是正確地相對(duì)于外部時(shí)鐘的相位只延遲T/2(＝π)，則數(shù)據(jù)輸出時(shí)數(shù)據(jù)窗口(數(shù)據(jù)確定的時(shí)間)變短，有可能輸出錯(cuò)誤數(shù)據(jù)。因此，在下面對(duì)能夠正確發(fā)生相對(duì)于外部時(shí)鐘CK只有(k/j)×T的相位延遲的內(nèi)部時(shí)鐘CKD的時(shí)鐘控制電路進(jìn)行說明。圖29表示本發(fā)明的時(shí)鐘控制電路的結(jié)構(gòu)的第1例。該時(shí)鐘控制電路在發(fā)生相對(duì)于外部時(shí)鐘CK相位一致的內(nèi)部時(shí)鐘CK’的同時(shí)，發(fā)生相對(duì)于外部時(shí)鐘CK只有T/2(＝π)的相位延遲的內(nèi)部時(shí)鐘CKD(T為外部時(shí)鐘的周期)。外部時(shí)鐘CK被輸入具有延遲量D1的輸入緩沖器13。輸入緩沖器13輸出對(duì)外部時(shí)鐘CK有偏移D1的內(nèi)部時(shí)鐘CLK。內(nèi)部時(shí)鐘CLK被輸入具有延遲量A的延遲電路32，延遲電路32輸出延遲模仿脈沖CL(前向脈沖FCL1)。延遲模仿脈沖CL被輸入STBD的FD。延遲模仿脈沖CL在FD中超前延遲量Δ后，分別在BD和HBD(半后向延遲HalfBackwardDelay)中生成后向脈沖。BD中的后向脈沖RCL在正確地滯后延遲量Δ后從BD被輸出。而HBD中的后向脈沖HCL在正確地滯后延遲量Δ/2后從HBD被輸出。內(nèi)部時(shí)鐘CLK被輸入BD和HBD，決定后向脈沖生成的時(shí)間。內(nèi)部時(shí)鐘CLK由反相器35將內(nèi)部時(shí)鐘CLK加以反相的反相內(nèi)部時(shí)鐘/CLK被輸入FD，決定前向脈沖的超前時(shí)間(延遲量)Δ。后向脈沖RCL經(jīng)過具有延遲量D1+(D2×2)的延遲電路34，即成為與外部時(shí)鐘CK相位一致的校正的內(nèi)部時(shí)鐘CK’。而后向脈沖HCL經(jīng)過具有延遲量D2的延遲電路36即成為相對(duì)于外部時(shí)鐘CK延遲相位T/2(＝180°)的內(nèi)部時(shí)鐘CKD。這里延遲電路32的延遲量A設(shè)定為2×(D1+D2)。圖30表示本發(fā)明的時(shí)鐘控制電路的結(jié)構(gòu)的第2例。該時(shí)鐘控制電路是，與生成相對(duì)于外部時(shí)鐘CK相位一致的內(nèi)部時(shí)鐘CK’同時(shí)，還生成相對(duì)于外部時(shí)鐘CK只有T/j(＝2π/j)的相位延遲的內(nèi)部時(shí)鐘CKD的電路(T為外部時(shí)鐘的周期，j為自然數(shù))。外部時(shí)鐘CK被輸入具有延遲量D1的輸入緩沖器13。輸入緩沖器13輸出相對(duì)于外部時(shí)鐘CK具有D1的偏移的內(nèi)部時(shí)鐘CLK。內(nèi)部時(shí)鐘CLK被輸入具有延遲量A的延遲電路32，延遲電路32輸出延遲模仿脈沖CL(前向脈沖FCL1)。延遲模仿脈沖CL被輸入STBD(同步跟蹤后向延遲SynchronousTracedBackwardDelay)的FD(前向延遲ForwardDelay)。延遲模仿脈沖CL在FD中超前延遲量Δ后，分別在BD和1/jBD(后向延遲BackwardDelay)中生成后向脈沖。BD中的后向脈沖RCL在正確延遲了延遲量Δ后從BD被輸出。而1/jBD中的后向脈沖1/jCL在正確地滯后了延遲量Δ/j的量后從1/jBD被輸出。內(nèi)部時(shí)鐘CLK被輸入BD及1/jBD，決定后向脈沖的生成時(shí)間。由反相器35將內(nèi)部時(shí)鐘CLK加以反相的反相內(nèi)部時(shí)鐘/CLK被輸入FD，決定前向脈沖超前的時(shí)間(延遲量)Δ。后向脈沖RCL經(jīng)過具有延遲量(j-1)×D1+j×D2的延遲電路34，即成為與外部時(shí)鐘CK相位一致的校正內(nèi)部時(shí)鐘CK’。而后向脈沖1/jCL經(jīng)過具有延遲量D2的延遲電路36即成為相對(duì)于外部時(shí)鐘CK延遲相位T/j(＝360°/n)的內(nèi)部時(shí)鐘CKD。這里延遲電路32的延遲量A設(shè)定為j×(D1+D2)。圖31表示本發(fā)明時(shí)鐘控制電路的結(jié)構(gòu)的第3例。該時(shí)鐘控制電路是，與生成相對(duì)于外部時(shí)鐘CK相位一致的內(nèi)部時(shí)鐘CK’同時(shí)，還生成相對(duì)于外部時(shí)鐘CK只有(k/j)×T(＝2πk/j)的相位延遲的內(nèi)部時(shí)鐘CKD的電路(T為外部時(shí)鐘的周期，k、j是互為素?cái)?shù)的自然數(shù)，j＞k)。外部時(shí)鐘CK被輸入具有延遲量k×D1的輸入緩沖器13。輸入緩沖器13輸出相對(duì)于外部時(shí)鐘CK具有k×D1的偏移的內(nèi)部時(shí)鐘CLK。內(nèi)部時(shí)鐘CLK被輸入具有延遲量A的延遲電路32，延遲電路32輸出延遲模仿脈沖CL(前向脈沖FCL1)。延遲模仿脈沖CL被輸入STBD的FD。延遲模仿脈沖CL在FD中超前延遲量Δ后，后向脈沖分別在BD和k/jBD(BackwardDelay)中生成。BD中的后向脈沖RCL在正確滯后了延遲量Δ后從BD被輸出。而k/jBD中的后向脈沖k/jCL在正確地滯后了延遲量Δ×(k/j)的量后從k/jBD輸出。內(nèi)部時(shí)鐘CLK被輸入BD及k/jBD，決定后向脈沖輸出的時(shí)間。由反相器35將內(nèi)部時(shí)鐘CLK加以反相的反相內(nèi)部時(shí)鐘/CLK被輸入FD，決定前向脈沖超前的時(shí)間(延遲量)Δ。后向脈沖RCL經(jīng)過具有延遲量(j-k)×D1+j×D2的延遲電路34，即成為與外部時(shí)鐘CK相位一致的校正內(nèi)部時(shí)鐘CK’。而后向脈沖k/jCL經(jīng)過具有延遲量k×D2的延遲電路36，即成為相對(duì)于外部時(shí)鐘CK延遲相位T×(k/j)(＝360°×k/j)的內(nèi)部時(shí)鐘CKD。這里延遲電路32的延遲量A設(shè)定為j×(D1+D2)。圖32表示本發(fā)明時(shí)鐘控制電路的結(jié)構(gòu)的第4例。該時(shí)鐘控制電路是，與產(chǎn)生相對(duì)于外部時(shí)鐘CK相位一致的內(nèi)部時(shí)鐘CK’同時(shí)，生成相對(duì)于外部時(shí)鐘CK只有T×(k/j)(＝2πk/j)的相位延遲的內(nèi)部時(shí)鐘CKD的電路(T為外部時(shí)鐘的周期，k、j是互為素?cái)?shù)的自然數(shù)，j＞k)。外部時(shí)鐘CK被輸入具有延遲量D1的輸入緩沖器13。輸入緩沖器13輸出相對(duì)于外部時(shí)鐘CK具有D1偏移的內(nèi)部時(shí)鐘CLK。內(nèi)部時(shí)鐘CLK被輸入具有延遲量A的延遲電路32，延遲電路32輸出延遲模仿脈沖CL(前向脈沖FCL1)。延遲模仿脈沖CL被輸入STBD的FD。延遲模仿脈沖CL在FD中超前延遲量Δ后，后向脈沖分別在BD和k/jBD(BackwardDelay)中生成。BD中的后向脈沖RCL在正確滯后了延遲量Δ后從BD輸出。而k/jBD中的后向脈沖k/jCL在正確地滯后了延遲量Δ×(k/j)的量后從k/jBD輸出。內(nèi)部時(shí)鐘CLK被輸入BD及k/jBD，決定后向脈沖輸出的時(shí)間。由反相器35將內(nèi)部時(shí)鐘CLK加以反相的反相內(nèi)部時(shí)鐘/CLK被輸入FD，決定前向脈沖超前的時(shí)間(延遲量)Δ。后向脈沖RCL經(jīng)過具有延遲量(j-1)×D1+j×D2的延遲電路34，即成為與外部時(shí)鐘CK相位一致的校正內(nèi)部時(shí)鐘CK’。而后向脈沖k/jCL經(jīng)過具有延遲量(k-1)×D1+k×D2的延遲電路36，即成為相對(duì)于外部時(shí)鐘CK延遲相位T×(k/j)(＝360°×k/j)的內(nèi)部時(shí)鐘CKD。這里延遲電路32的延遲量A設(shè)定為j×(D1+D2)。圖33表示本發(fā)明時(shí)鐘控制電路的結(jié)構(gòu)的第5例。該時(shí)鐘控制電路是，與產(chǎn)生相對(duì)于外部時(shí)鐘CK相位一致的內(nèi)部時(shí)鐘CK’同時(shí)，生成相對(duì)于外部時(shí)鐘CK分別只有T/4(＝90°)、T/2(＝180°)、3T/4(＝270°)的相位延遲的內(nèi)部時(shí)鐘CKQ、CKH、CK3Q。外部時(shí)鐘CK被輸入具有延遲量D1的輸入緩沖器13。輸入緩沖器13輸出相對(duì)于外部時(shí)鐘CK具有D1偏移的內(nèi)部時(shí)鐘CLK。內(nèi)部時(shí)鐘CLK被輸入具有延遲量A的延遲電路32，延遲電路32輸出延遲模仿脈沖CL(前向脈沖FCL1)。延遲模仿脈沖CL被輸入SAD(同步可調(diào)延遲SynchronousAdjustableDelay)的FD。SAD包含STBD、SMD(同步鏡向延遲SynchronousMirrorDelay)和MDLL(測(cè)量受控DLLMeasurecontrolledDLL)等。延遲模仿脈沖CL在FD中超前延遲量Δ后，后向脈沖分別在BD、QBD(四分之一后向延遲QuarterBackwardDelay)、HBD(二分之一后向延遲(HalfBackwardDelay)及3QBD(四分之三后向延遲3QuartersbackwardDelay)中生成。BD中的后向脈沖RCL在正確滯后了延遲量Δ(X個(gè)延遲元件的量)后從BD輸出。而QBD中的后向脈沖QCL在滯后了延遲量Δ/4(X/4個(gè)延遲元件的量)的量后從QBD輸出，HBD中的后向脈沖HCL在滯后了延遲量Δ/2(X/2個(gè)延遲元件的量)的量后從HBD輸出，3QBD中的后向脈沖3QCL在滯后了延遲量3Δ/4(3X/4個(gè)延遲元件的量)的量后從3QBD輸出。內(nèi)部時(shí)鐘CLK分別被輸入BD、QBD、HBD、3QBD，決定后向脈沖生成的時(shí)間。由反相器35將內(nèi)部時(shí)鐘CLK加以反相的反相內(nèi)部時(shí)鐘/CLK被輸入FD，決定前向脈沖超前的時(shí)間(延遲量)Δ。后向脈沖RCL經(jīng)過具有延遲量(D1×3+D2×4)的延遲電路34，即成為與外部時(shí)鐘CK相位一致的校正內(nèi)部時(shí)鐘CK’。而后向脈沖QCL經(jīng)過具有延遲量D2的延遲電路36a，即成為相對(duì)于外部時(shí)鐘CK延遲相位T/4(＝90°)的內(nèi)部時(shí)鐘CKQ。而后向脈沖HCL經(jīng)過具有延遲量(D1+D2×2)的延遲電路36b，即成為相對(duì)于外部時(shí)鐘CK延遲相位T/2(＝-180°)的內(nèi)部時(shí)鐘CKH。而后向脈沖3QCL經(jīng)過具有延遲量(D1×2+D2×3)的延遲電路36c，即成為相對(duì)于外部時(shí)鐘CK延遲相位3T/4(＝270°)的內(nèi)部時(shí)鐘CKD。這里延遲電路32的延遲量A設(shè)定為4×(D1+D2)。圖34詳細(xì)表示圖32的時(shí)鐘控制電路的結(jié)構(gòu)。外部時(shí)鐘CK加給存儲(chǔ)器的輸入端子30。外部時(shí)鐘CK被輸入具有延遲量D1的輸入緩沖器13。輸入緩沖器13輸出相對(duì)于外部時(shí)鐘CK具有D1的偏移的內(nèi)部時(shí)鐘CLK。內(nèi)部時(shí)鐘CLK輸入具有延遲量A的延遲電路32，延遲電路32輸出前向脈沖FCL1(延遲模仿脈沖CL)。內(nèi)部時(shí)鐘CLK與由反相器35將內(nèi)部時(shí)鐘CLK加以反相的反相內(nèi)部時(shí)鐘/CLK分別輸入n(n為自然數(shù))個(gè)延遲單元33-1、33-2、……33-n。n個(gè)延遲單元33-1、33-2、……33-n成串聯(lián)連接。在第1級(jí)的延遲單元33-1輸入前向脈沖FCL1，而從第1級(jí)的延遲單元33-1輸出后向脈沖RCL1。在n個(gè)延遲單元33-1、33-2、……33-n，輸入控制脈沖發(fā)生電路60輸出的控制脈沖P、/P。而延遲單元33-i(i為1～n)輸出控制脈沖Qi、/Qi?？刂泼}沖Qi、/Qi輸入k/jBD37。后向脈沖RCL1經(jīng)過具有延遲量(j-1)×D1+j×D2的延遲電路34，成為校正內(nèi)部時(shí)鐘CK’。后向脈沖k/jCL經(jīng)過具有延遲量(k-1)×D1+k×D2的延遲電路36，成為相對(duì)于外部時(shí)鐘CK延遲相位T×(k/j)(＝360°×k/j)的內(nèi)部時(shí)鐘CKD。圖35詳細(xì)表示圖34的延遲單元的結(jié)構(gòu)的第1例。延遲單元Ui(i＝1～n)由前向脈沖延遲電路、狀態(tài)保持電路、和后向脈沖延遲電路3部分構(gòu)成。前向脈沖延遲電路由3個(gè)反相器41～43構(gòu)成。反相器41、42成串聯(lián)連接，反相器41輸入前級(jí)延遲單元的輸出信號(hào)FCLi，反相器42向后級(jí)延遲單元輸出信號(hào)FCLi+1。反相器(時(shí)鐘反相器)41的動(dòng)作由控制脈沖/P控制，例如在控制脈沖/P為“1”時(shí)，反相器41為導(dǎo)通狀態(tài)。而反相器43的輸出端連接于反相器42的輸入端，反相器43的輸入端上通常加以“0”電位(例如接地電位)。反相器(時(shí)鐘反相器)43的動(dòng)作由控制脈沖P控制，例如在控制脈沖P為“1”時(shí)，反相器43為導(dǎo)通狀態(tài)。后向脈沖延遲電路由3個(gè)反相器44～46構(gòu)成。反相器44、45成串聯(lián)連接，反相器44輸入后級(jí)延遲單元的輸出信號(hào)RCLi+1或內(nèi)部時(shí)鐘CLK，反相器45向前級(jí)延遲單元輸出輸出信號(hào)RCLi。反相器(時(shí)鐘反相器)44的動(dòng)作由控制脈沖Qi控制，例如只在控制脈沖Qi為“1”時(shí)，反相器44為導(dǎo)通狀態(tài)。而反相器46的輸出端連接于反相器45的輸入端，反相器46的輸入端上通常輸入內(nèi)部時(shí)鐘CLK。反相器(時(shí)鐘反相器)46的動(dòng)作由控制脈沖/Qi控制，例如在控制脈沖/Qi為“1”時(shí)，反相器46為導(dǎo)通狀態(tài)。狀態(tài)保持電路由狀態(tài)保持部47和NAND電路48、49構(gòu)成。NAND電路48輸入前級(jí)延遲單元的輸出信號(hào)GCLi和反相內(nèi)部時(shí)鐘/CLK，NAND電路49輸入反相器45的輸出信號(hào)和內(nèi)部時(shí)鐘CLK。NAND電路48的輸出信號(hào)成為狀態(tài)保持部47的置位輸入/S，NAND電路49的輸出信號(hào)成為狀態(tài)保持部47的置位輸入/R。因此，NAND電路48的輸出信號(hào)(置位輸入)/S為“0”時(shí)狀態(tài)保持部47為置位狀態(tài)，NAND電路49的輸出信號(hào)(置位輸入)/R為“0”時(shí)狀態(tài)保持部47為置位狀態(tài)。狀態(tài)保持部47也形成能夠輸出控制脈沖Q、/Q的結(jié)構(gòu)。控制脈沖Q在狀態(tài)保持部47為置位狀態(tài)時(shí)為“1”，控制脈沖/Q在狀態(tài)保持部47為置位狀態(tài)時(shí)為“1”。狀態(tài)保持部47可以使用例如圖4那樣的結(jié)構(gòu)。在前向脈沖通過的延遲單元Ui，控制脈沖Qi為高電平“H”，/Qi為低電平“L”。相反，在后向脈沖通過的延遲單元Ui，控制脈沖Qi為低電平“L”，/Qi為高電平“H”。圖36詳細(xì)表示圖34的延遲單元的結(jié)構(gòu)的第2例。延遲單元Ui(i＝1～n)由前向脈沖延遲電路fdi、狀態(tài)保持電路sri及后向脈沖延遲電路bdi3部分構(gòu)成。前向脈沖延遲電路fdi由5個(gè)反相器91～95構(gòu)成。反相器91～93串聯(lián)連接，反相器91輸入前級(jí)延遲單元的輸出信號(hào)FCLi，反相器92向后級(jí)延遲單元輸出輸出信號(hào)FCLi+1。反相器(時(shí)鐘反相器)91的動(dòng)作由控制脈沖/P控制，例如在控制脈沖/P為“1”時(shí)，反相器91為導(dǎo)通狀態(tài)。又，反相器94的輸出端在連接于反相器91的輸出端的同時(shí)連接于反相器92、95的輸入端，在反相器94的輸入端通常加以“0”電位(例如接地電位)。反相器(時(shí)鐘反相器)94的動(dòng)作由控制脈沖P控制，例如在控制脈沖P為“1”時(shí)，反相器91為導(dǎo)通狀態(tài)。后向脈沖延遲電路bdi由5個(gè)反相器96～100構(gòu)成。反相器96～98串聯(lián)連接，反相器96輸入后級(jí)延遲單元的輸出信號(hào)RCLi+1或內(nèi)部時(shí)鐘CLK，反相器97向前級(jí)延遲單元輸出輸出信號(hào)RCLi。反相器(時(shí)鐘反相器)96的動(dòng)作由控制脈沖Qi+2控制，例如僅在控制脈沖Qi+2為“1”時(shí)，反相器96為導(dǎo)通狀態(tài)。又，反相器99的輸出端在連接于反相器96的輸出端的同時(shí)連接于反相器97、100的輸入端，在反相器99的輸入端通常輸入內(nèi)部時(shí)鐘CLK。反相器(時(shí)鐘反相器)99的動(dòng)作由控制脈沖/Qi+2控制，例如在控制脈沖Qi+2為“1”時(shí)，反相器99為導(dǎo)通狀態(tài)。狀態(tài)保持電路sri由P溝道MOS晶體管101、102，N溝道MOS晶體管103、104和反相器105構(gòu)成。P溝道MOS晶體管101、102串聯(lián)連接于電源端子和節(jié)點(diǎn)Z之間，N溝道MOS晶體管103、104串聯(lián)連接于接地端子和節(jié)點(diǎn)Z之間。在MOS晶體管101、104的柵極輸入使內(nèi)部時(shí)鐘CLK反相的時(shí)鐘/CLK，在MOS晶體管102柵極輸入延遲單元Ui-3的輸出信號(hào)/RCLi-3，在MOS晶體管103柵極輸入延遲單元Ui-1的輸出信號(hào)FFCLi-3。反相器105的輸入端連接于節(jié)點(diǎn)Z，控制脈沖Qi從反相器105的輸出端輸出?？刂泼}沖/Qi從節(jié)點(diǎn)Z輸出。圖37及圖38表示圖34的k/jBD的結(jié)構(gòu)例。在這一例子中，對(duì)k等于1、j等于2的情況，即相對(duì)于外部時(shí)鐘相位僅延遲T/2的情況加以說明。在該情況下k/jBD變成HBD。HBD由串聯(lián)連接的m(m為自然數(shù))個(gè)延遲單元bdi(i＝1～m)構(gòu)成。各延遲單元bdi的構(gòu)成與SAD(SynchronousAdjustableDelay)的延遲單元Ui的后向脈沖延遲電路bdi的構(gòu)成相同。因此，BD中的后向脈沖的延遲量和HBD中的后向脈沖的延遲量的比與BD中的延遲單元數(shù)目和HBD中的延遲單元數(shù)目的比，正確地說，是與一個(gè)塊內(nèi)的BD的延遲單元數(shù)目和HBD的延遲單元數(shù)目的比相等。具體地說，在本實(shí)施例中，將n個(gè)延遲單元Ui(i＝1～n)與m個(gè)延遲單元bdi(i＝1～m)分別等分為r個(gè)(r為自然數(shù))塊B(1)、B(2)、…B(r)。例如由兩個(gè)延遲單元U1、U2和1個(gè)延遲單元bd1構(gòu)成塊B(1)，由延遲單元U1輸出的控制脈沖Q1、/Q1和由延遲單元U2輸出的控制脈沖Q2、/Q2中的任一方被送給延遲單元bd1。同樣，由兩個(gè)延遲單元Un-1、Un和1個(gè)延遲單元bdm構(gòu)成塊B(r)，由延遲單元Un-1輸出的控制脈沖Qn-1、/Qn-1和由延遲單元Un輸出的控制脈沖Qn、/Qn中的任一方被送給延遲單元bdm?？傊?，在本實(shí)施例中，相對(duì)于SAD的兩個(gè)延遲單元，設(shè)置HBD的一個(gè)延遲單元。因此，相對(duì)于在BD中后向脈沖只延遲Δ，在HBD中后向脈沖只延遲Δ/2。還有，在本實(shí)施例的情況下存在著r與m相等，而m＝n/2的關(guān)系。而上述說明中多次出現(xiàn)的互為素?cái)?shù)的自然數(shù)j、k分別為j＝2(等于一個(gè)塊內(nèi)的SAD的延遲單元的數(shù)目)、k＝1(等于一個(gè)塊內(nèi)的HBD的延遲單元的數(shù)目)。又，SAD的延遲單元的總數(shù)n為j(在本實(shí)施例為2)×r，HBD的延遲單元的總數(shù)m為k(在本實(shí)施例為1)×r。又，HBD的延遲單元bd1～bdm相對(duì)于SAD的延遲單元U1～Un均等配置為好?？傊?，如果使HBD的一個(gè)延遲單元相對(duì)于SAD的相鄰的兩個(gè)延遲單元對(duì)應(yīng)配置，就能夠正確地產(chǎn)生Δ/2的延遲。圖39表示HBD的延遲單元bdi的結(jié)構(gòu)的一個(gè)例子。本實(shí)施例是使用圖35的延遲單元Ui時(shí)的例子。即延遲單元Ui的后向脈沖延遲電路由于由3個(gè)反相器44～46構(gòu)成，因此HBD的延遲單元bdi也由3個(gè)反相器44’～46’構(gòu)成。反相器44’、45’成串聯(lián)連接，反相器44’輸入后級(jí)延遲單元的輸出信號(hào)HCLi+1或內(nèi)部時(shí)鐘CLK，反相器45’向前級(jí)延遲單元輸出輸出信號(hào)HCLi。反相器(時(shí)鐘反相器)44’的動(dòng)作由控制脈沖Qi控制，例如只在控制脈沖Qi為“1”時(shí)，反相器44’為導(dǎo)通狀態(tài)。而反相器46’的輸出端連接于反相器45’的輸入端，反相器46’的輸入端上通常輸入內(nèi)部時(shí)鐘CLK。反相器(時(shí)鐘反相器)46’的動(dòng)作由控制脈沖/Qi控制，例如在控制脈沖/Qi為“1”時(shí)，反相器46’為導(dǎo)通狀態(tài)。圖40是圖39的延遲單元bdi的符號(hào)化表示。因此圖39的電路與圖40的電路表示相同的內(nèi)容。圖41表示圖34的k/jBD的結(jié)構(gòu)的一個(gè)例子。在本實(shí)施例對(duì)j等于3，k等于1的情況，即相對(duì)于外部時(shí)鐘相位只延遲T/3的情況加以說明。1/3BD由串聯(lián)連接的m個(gè)延遲單元bdi(i＝1～m)構(gòu)成。各延遲單元bdi的結(jié)構(gòu)與SAD的延遲單元Ui的后向脈沖延遲電路bdi的結(jié)構(gòu)相同。因此，BD的后向脈沖的延遲量和1/3BD的后向脈沖的延遲量的比，與BD的延遲單元數(shù)目和1/3BD的延遲單元數(shù)目的比，正確地說，是與一個(gè)塊內(nèi)的BD的延遲單元數(shù)目和1/3BD的延遲單元數(shù)目的比相等。具體地說，在本實(shí)施例中，將n個(gè)延遲單元Ui(i＝1～n)與m個(gè)延遲單元bdi(i＝1～m)分別等分為r個(gè)塊B(1)、B(2)、…B(r)。例如由3個(gè)延遲單元U1～U3和1個(gè)延遲單元bd1構(gòu)成塊B(1)，由延遲單元U1輸出的控制脈沖Q1、/Q1被送給延遲單元bd1。但是也可以代替控制脈沖Q1、/Q1，以延遲單元U2或延遲單元U3輸出的控制脈沖提供給延遲單元bd1?？傊?，在本實(shí)施例中，相對(duì)于SAD的3個(gè)延遲單元，設(shè)置1/3BD的一個(gè)延遲單元。因此，相對(duì)于在BD中后向脈沖只延遲Δ，在1/3BD后向脈沖只延遲Δ/3。還有，在本實(shí)施例的情況下存在著r與m相等，而m＝n/3的關(guān)系。而上述說明中多次出現(xiàn)的互為素?cái)?shù)的自然數(shù)j、k分別為j＝3(等于一個(gè)塊內(nèi)的SAD的延遲單元的數(shù)目)、k＝1(等于一個(gè)塊內(nèi)的HBD的延遲單元的數(shù)目)。又，SAD的延遲單元的總數(shù)n為j(在本實(shí)施例為3)×r，HBD的延遲單元的總數(shù)m為k(在本實(shí)施例為1)×r。又，1/3BD的延遲單元bd1～bdm相對(duì)于SAD的延遲單元U1～Un均等配置為好。總之，如果使1/3BD的一個(gè)延遲單元相對(duì)于SAD的相鄰的3個(gè)延遲單元對(duì)應(yīng)，就能夠正確地產(chǎn)生Δ/3的延遲。圖42表示圖34的k/jBD的結(jié)構(gòu)的一個(gè)例子。在本實(shí)施例對(duì)j等于3，k等于2的情況，即相對(duì)于外部時(shí)鐘相位只延遲2T/3的情況加以說明。2/3BD由串聯(lián)連接的m個(gè)延遲單元bdi(i＝1～m)構(gòu)成。各延遲單元bdi的結(jié)構(gòu)與SAD的延遲單元Ui的后向脈沖延遲電路bdi的結(jié)構(gòu)相同。因此，BD的后向脈沖的延遲量和2/3BD的后向脈沖的延遲量的比，與BD的延遲單元數(shù)目和2/3BD的延遲單元數(shù)目的比，正確地說，是與一個(gè)塊內(nèi)的BD的延遲單元數(shù)目和2/3BD的延遲單元數(shù)目的比相等。具體地說，在本實(shí)施例中，將n個(gè)延遲單元Ui(i＝1～n)與m個(gè)延遲單元bdi(i＝1～m)等分為r個(gè)塊B(1)、B(2)、…B(r)。例如由3個(gè)延遲單元U1～U3和2個(gè)延遲單元bd1、bd2構(gòu)成塊B(1)，由延遲單元U1輸出的控制脈沖Q1、/Q1被送給延遲單元bd1，由延遲單元U3輸出的控制脈沖Q3、/Q3被送給延遲單元bd2。但是也可以代替控制脈沖Q1、/Q1、Q3、/Q3，以控制脈沖Q1、/Q1、Q2、/Q2提供給延遲單元bd1、bd2，又，可以以控制脈沖Q2、/Q2、Q3、/Q3提供給延遲單元bd1、bd2。總之，在本實(shí)施例中，相對(duì)于SAD的3個(gè)延遲單元，設(shè)置2/3BD的兩個(gè)延遲單元。因此，相對(duì)于在BD中后向脈沖只延遲Δ，在2/3BD中后向脈沖只延遲2Δ/3。還有，在本實(shí)施例的情況下存在著m＝2n/3的關(guān)系。而上述說明中多次出現(xiàn)的互為素?cái)?shù)的自然數(shù)j、k分別為j＝3(等于一個(gè)塊內(nèi)的SAD的延遲單元的數(shù)目)、k＝2(等于一個(gè)塊內(nèi)的HBD的延遲單元的數(shù)目)。又，SAD的延遲單元的總數(shù)n為j(在本實(shí)施例為3)×r，HBD的延遲單元的總數(shù)m為k(在本實(shí)施例為2)×r。又由于m/n＝k×r/j×r，所以存在m/n＝k/j的關(guān)系。又，2/3BD的延遲單元bd1～bdm相對(duì)于SAD的延遲單元U1～Un均等配置為好?？傊?，如果使2/3BD的兩個(gè)延遲單元相對(duì)于SAD的相鄰的3個(gè)延遲單元對(duì)應(yīng)，就能夠正確地產(chǎn)生2Δ/3的延遲。圖43一般地表示圖34的k/jBD的結(jié)構(gòu)。圖44表示圖43的一個(gè)塊B(i)內(nèi)的k/jBD的結(jié)構(gòu)。SAD由r個(gè)塊B(1)～B(r)構(gòu)成。在SAD中，各塊包含j個(gè)延遲單元，同樣，k/jBD由r個(gè)塊B(1)～B(r)構(gòu)成。在k/jBD中，各塊包含k個(gè)延遲單元。j和k是互為素?cái)?shù)的自然數(shù)，通常設(shè)定j＞k。由于存在r個(gè)塊，SAD的延遲單元的合計(jì)數(shù)目n為r×j個(gè)，k/jBD的延遲單元的合計(jì)數(shù)目m為r×k。SAD的塊數(shù)目與k/jBD的塊數(shù)目相等。例如SAD的塊B(1)與k/jBD的塊(1)對(duì)應(yīng)，SAD的塊B(2)與k/jBD的塊(2)對(duì)應(yīng)，SAD的塊B(r)與k/jBD的塊(r)對(duì)應(yīng)。例如，在SAD的塊B(1)中生成j組控制脈沖Q1、/Q1、Q2、/Q2、Qj、/Qj。但是，只選擇j組控制脈沖中的k組(k＜j)，將該k組控制脈沖提供給k/jBD的塊(1)。k組的控制脈沖從j組控制脈沖Q1、/Q1、Q2、/Q2、…Qj、/Qj有規(guī)則地而且均等地加以選擇。又，所選擇的k組控制脈沖有規(guī)則地加給k/jBD對(duì)應(yīng)的k個(gè)延遲單元。例如在選擇控制脈沖Q1、/Q1、Q2、/Q2的情況下，將控制脈沖Q1、/Q1加給k/jBD的延遲單元bd1(不加給bd2)、控制脈沖Q2、/Q2加給k/jBD的延遲單元bd2(不加給bd2)。采用這樣的結(jié)構(gòu)，不管SAD的前向脈沖到達(dá)的延遲單元的位置如何，SAD的延遲單元數(shù)目和k/jBD的延遲單元數(shù)目的比總滿足k/j＝m/n。因此，不管前向脈沖到達(dá)的延遲單元的位置如何，總能夠在k/jBD中正確地生成k/jΔ的延遲量。下面參照?qǐng)D45對(duì)本發(fā)明(圖31的例子的情況)的原理加以說明。以k×D1為外部時(shí)鐘CK和內(nèi)部時(shí)鐘CLK的偏移的幅度(延遲量)，以T為外部時(shí)鐘CK和內(nèi)部時(shí)鐘CLK的周期。在從內(nèi)部時(shí)鐘CLK的第1個(gè)脈沖發(fā)生的時(shí)刻(上升時(shí)刻)起經(jīng)過時(shí)間A的時(shí)刻使延遲模仿脈沖CL發(fā)生。在該情況下從延遲模仿脈沖CL發(fā)生的時(shí)刻起到內(nèi)部時(shí)鐘CLK的第2個(gè)脈沖發(fā)生的時(shí)刻為止的時(shí)間為Δf。又將時(shí)間Δf拷貝作成Δb，在從使延遲模仿脈沖CL發(fā)生的時(shí)刻起經(jīng)過時(shí)間2×Δ的時(shí)刻(Δf＝Δb＝Δ)使延遲模仿脈沖RCL發(fā)生。于是，從延遲模仿脈沖RCL發(fā)生的時(shí)刻起經(jīng)過時(shí)間A的時(shí)刻與內(nèi)部時(shí)鐘CLK的第3個(gè)脈沖發(fā)生的時(shí)刻一致。但是，使(A+W)＜T。W為延遲模仿脈沖CL、RCL的寬度。以從延遲模仿脈沖RCL發(fā)生的時(shí)刻起到外部時(shí)鐘CK的第3個(gè)脈沖發(fā)生的時(shí)刻為止的時(shí)間為(j-k)×D1+j×D2，則如果使延遲模仿脈沖RCL只延遲(j-k)×D1+j×D2，就可得到與外部時(shí)鐘CK的定時(shí)關(guān)系一致的校正內(nèi)部時(shí)鐘CK’?？傊瑯?gòu)成生成延遲量A、(2×Δ)、(j-k)×D1+j×D2的延遲電路，使內(nèi)部時(shí)鐘CLK只延遲時(shí)間A+(2×Δ)+{(j-k)×D1+j×D2}，則可得到與外部時(shí)鐘CK的定時(shí)關(guān)系一致的校正內(nèi)部時(shí)鐘CK’。延遲量(2×Δ)由SAD生成，而延遲量(j-k)×D1+j×D2由延遲元件生成。延遲量A按如下方法決定。從圖50的關(guān)系導(dǎo)出k×D1+A+Δ＝T+k×D1…(1)k×D1+A+2Δ+(j-k)×D1+j×D2＝2T…(2)根據(jù)式(1)導(dǎo)出式(3)T＝A+Δ…(3)根據(jù)式(2)導(dǎo)出式(4)A+2Δ+j(D1+D2)＝2T…(4)根據(jù)(3)、(4)式導(dǎo)出式(5)A+2Δ+j(D1+D2)＝2(A+Δ)A＝j(luò)(D1+D2)…(5)而相對(duì)于外部時(shí)鐘CK只延遲(k/j)×T的內(nèi)部時(shí)鐘CKD生成的原理如下。作成時(shí)間(k/j)×Δ(Δ＝Δf＝Δb)，在從在從使延遲模仿脈沖CL發(fā)生的時(shí)刻起經(jīng)過時(shí)間Δ+(k/j)×Δ的時(shí)刻使延遲脈沖k/jCL發(fā)生。又在從延遲脈沖k/jCL發(fā)生的時(shí)刻起經(jīng)過時(shí)間k×D2的時(shí)刻使內(nèi)部時(shí)鐘CKD發(fā)生。這時(shí)，如圖45所示，內(nèi)部時(shí)鐘CKD只相對(duì)于外部時(shí)鐘CK延遲式(6)所示的時(shí)間。k×D1+(k/j)×Δ+k×D2…(6)式(6)變形為式(7)(k/j)×(j×D1+Δ+j×D2)＝(k/j)×{j(D1+D2)+Δ}…(7)根據(jù)上述(3)、(5)式，式(7)變成式(8)(k/j)×T…(8)總之，意味著內(nèi)部時(shí)鐘CKD相對(duì)于外部時(shí)鐘CK相位只延遲(k/j)×T。因此，如果形成生成延遲量A、Δ+(k/j)×Δ、k×D2的延遲電路，使內(nèi)部時(shí)鐘CLK只延遲時(shí)間A+{Δ+(k/j)×Δ}+k×D2，就能夠得到相對(duì)于外部時(shí)鐘CK相位只延遲(k/j)×T的內(nèi)部時(shí)鐘CKD。延遲量Δ由SAD的FD生成，而延遲量k×D2由延遲元件生成。延遲量A依據(jù)上述方法如式(5)所示，設(shè)定為j(D1+D2)。下面參照?qǐng)D46對(duì)本發(fā)明(圖32的例子的情況)的原理加以說明。以D1為外部時(shí)鐘CK和內(nèi)部時(shí)鐘CLK的偏移的幅度(延遲量)，以T為外部時(shí)鐘CK和內(nèi)部時(shí)鐘CLK的周期。在從內(nèi)部時(shí)鐘CLK的第1個(gè)脈沖發(fā)生的時(shí)刻(上升時(shí)刻)起經(jīng)過時(shí)間A的時(shí)刻使延遲模仿脈沖CL發(fā)生。在該情況下從延遲模仿脈沖CL發(fā)生的時(shí)刻起到內(nèi)部時(shí)鐘CLK的第2個(gè)脈沖發(fā)生的時(shí)刻為止的時(shí)間為Δf。又將該時(shí)間Δf拷貝作成Δb，在從使延遲模仿脈沖CL發(fā)生的時(shí)刻起經(jīng)過時(shí)間2×Δ的時(shí)刻(Δf＝Δb＝Δ)使延遲模仿脈沖RCL發(fā)生。于是，從延遲模仿脈沖RCL發(fā)生的時(shí)刻起經(jīng)過時(shí)間A的時(shí)刻與內(nèi)部時(shí)鐘CLK的第3個(gè)脈沖發(fā)生的時(shí)刻一致。其中，使(A+W)＜T。W為延遲模仿脈沖CL、RCL的寬度。以從延遲模仿脈沖RCL發(fā)生的時(shí)刻起到外部時(shí)鐘CK的第3個(gè)脈沖發(fā)生的時(shí)刻為止的時(shí)間為(j-1)×D1+j×D2，則如果使延遲模仿脈沖RCL只延遲(j-1)×D1+j×D2，就可得到與外部時(shí)鐘CK的定時(shí)關(guān)系一致的校正內(nèi)部時(shí)鐘CK’。總之，構(gòu)成生成延遲量A、(2×Δ)、(j-1)×D1+j×D2的延遲電路，使內(nèi)部時(shí)鐘CLK延遲時(shí)間A+(2×Δ)+{(j-1)×D1+j×D2}，則可得到與外部時(shí)鐘CK的定時(shí)關(guān)系一致的校正內(nèi)部時(shí)鐘CK’。延遲量(2×Δ)由SAD生成，而延遲量(j-1)×D1+j×D2由延遲元件生成。延遲量A按如下方法決定。從圖50的關(guān)系導(dǎo)出D1+A+Δ＝T+D1…(9)D1+A+2Δ+(j-1)×D1+j×D2＝2T…(10)根據(jù)式(9)導(dǎo)出式(11)T＝A+Δ…(11)根據(jù)式(10)導(dǎo)出式(12)A+2Δ+j(D1+D2)＝2T…(12)根據(jù)(11)、(12)式導(dǎo)出式(13)A+2Δ+j(D1+D2)＝2(A+Δ)A＝j(luò)(D1+D2)…(13)而相對(duì)于外部時(shí)鐘CK只延遲(k/j)×T的內(nèi)部時(shí)鐘CKD生成的原理如下。作成時(shí)間(k/j)×Δ(Δ＝Δf＝Δb)，在從使延遲模仿脈沖CL發(fā)生的時(shí)刻起經(jīng)過時(shí)間Δ+(k/j)×Δ的時(shí)刻使延遲脈沖k/jCL發(fā)生。又在從延遲脈沖k/jCL發(fā)生的時(shí)刻起經(jīng)過時(shí)間(k-1)×D2+k×D2的時(shí)刻使內(nèi)部時(shí)鐘CKD發(fā)生。這時(shí)，如圖46所示，內(nèi)部時(shí)鐘CKD相對(duì)于外部時(shí)鐘K只延遲式(14)所示的時(shí)間。D1+(k/j)×Δ+(k-1)×D1+k×D2…(14)將式14加以改變，即成為(k/j)×(j×D1+Δ+j×D2)＝(k/j)×{j(D1+D2)+Δ}…(15)借助于上述(11)、(12)式，(15)式變成(k/j)×T…(16)總之，意味著內(nèi)部時(shí)鐘CKD相對(duì)于外部時(shí)鐘CK相位只延遲(k/j)×T。因此，如果構(gòu)成生成延遲量A、Δ+(k/j)×Δ、k×D2的延遲電路，使內(nèi)部時(shí)鐘CLK只延遲時(shí)間A+{Δ+(k/j)×Δ}+k×D2，則可得到相對(duì)于外部時(shí)鐘CK相位只延遲(k/j)×T的內(nèi)部時(shí)鐘CKD。延遲量Δ由SAD的FD生成，而延遲量k×D2由延遲元件生成。延遲量A按上述方法如式(13)所示設(shè)定為j(D1+D2)。圖47表示發(fā)生外部時(shí)鐘，接收數(shù)據(jù)的控制器和根據(jù)由外部時(shí)鐘生成的內(nèi)部時(shí)鐘輸出數(shù)據(jù)的存儲(chǔ)器的連接關(guān)系。在上述例子中，對(duì)明確決定外部時(shí)鐘與內(nèi)部時(shí)鐘的相位關(guān)系，從存儲(chǔ)器輸出正確的數(shù)據(jù)的技術(shù)進(jìn)行了敘述。在本實(shí)施例中，對(duì)控制器能夠正確接收從這樣的存儲(chǔ)器讀出的數(shù)據(jù)的技術(shù)加以說明。通常存儲(chǔ)系統(tǒng)包含控制器(CPU)和多個(gè)存儲(chǔ)器(IC)。又，外部時(shí)鐘CK從控制器到存儲(chǔ)器1、2需要一定的時(shí)間。這里首先使從控制器到各存儲(chǔ)器1、2的外部時(shí)鐘的配線長度相等。又，存儲(chǔ)器1或存儲(chǔ)器2根據(jù)相對(duì)于外部時(shí)鐘CK保持一定的相位關(guān)系的內(nèi)部時(shí)鐘輸出數(shù)據(jù)。數(shù)據(jù)經(jīng)過數(shù)據(jù)總線傳輸?shù)娇刂破?。控制器從存?chǔ)器1或存儲(chǔ)器2接收數(shù)據(jù)，而由于數(shù)據(jù)總線的配線長度、配線電容量等的關(guān)系，數(shù)據(jù)從存儲(chǔ)器1、或存儲(chǔ)器2輸出，輸入到控制器需要一定的時(shí)間。即為了取入正確數(shù)據(jù)，控制器必須根據(jù)考慮到數(shù)據(jù)總線傳送數(shù)據(jù)的時(shí)間的定時(shí)關(guān)系取入數(shù)據(jù)。因此，采用具有與存儲(chǔ)器1、2相等的外部時(shí)鐘的輸入電容量的虛擬存儲(chǔ)器(dummymemory，IC)。從控制器到虛擬存儲(chǔ)器的外部時(shí)鐘的配線長度等于從控制器到各存儲(chǔ)器1、2的外部時(shí)鐘的配線長度。又使輸入虛擬IC的外部時(shí)鐘CK返回控制器，以此作為返回塊。返回塊決定控制器接受存儲(chǔ)器1或存儲(chǔ)器2輸出數(shù)據(jù)的定時(shí)關(guān)系。因此，使從虛擬存儲(chǔ)器到控制器的返回塊的配線長度等于從存儲(chǔ)器1或存儲(chǔ)器2到控制器的數(shù)據(jù)總線長度。這樣，控制器根據(jù)返回塊接受存儲(chǔ)器1或存儲(chǔ)器2來的數(shù)據(jù)。從而不會(huì)有錯(cuò)誤數(shù)據(jù)輸入控制器。如上所述，采用本發(fā)明的時(shí)鐘控制電路具有如下效果。能夠穩(wěn)定地生成相對(duì)于外部時(shí)鐘總保持一定的相位關(guān)系的內(nèi)部時(shí)鐘，而且即使外部時(shí)鐘的周期改變，在外部時(shí)鐘的第若干周期，內(nèi)部時(shí)鐘也能夠經(jīng)常保持相對(duì)于外部時(shí)鐘有一定的相位關(guān)系。因此，本發(fā)明最適合所謂同步存儲(chǔ)器那樣的時(shí)鐘同步型的DRAM的數(shù)據(jù)輸入輸出電路的控制。而且，在借助于將塊的周期分頻進(jìn)行數(shù)據(jù)輸出那樣的控制，在一個(gè)時(shí)鐘周期輸出一些數(shù)據(jù)的情況下，需要多個(gè)相對(duì)于外部時(shí)鐘準(zhǔn)確偏移規(guī)定的量的內(nèi)部時(shí)鐘，而采用本發(fā)明即使不使用PLL等復(fù)雜的系統(tǒng)，也容易生成這樣的多個(gè)內(nèi)部時(shí)鐘。權(quán)利要求1.一種存儲(chǔ)器系統(tǒng)，其特征在于，包含多個(gè)存儲(chǔ)器；控制所述存儲(chǔ)器的控制器；相對(duì)于所述控制器輸出的外部時(shí)鐘信號(hào)具有與所述存儲(chǔ)器相同的存儲(chǔ)容量的虛擬存儲(chǔ)器；第1配線，使外部時(shí)鐘信號(hào)從所述控制器提供到所述存儲(chǔ)器的延遲時(shí)間等于該外部時(shí)鐘信號(hào)從所述控制器提供到所述虛擬存儲(chǔ)器的延遲時(shí)間；數(shù)據(jù)總線，以與外部時(shí)鐘信號(hào)具有特定的相位關(guān)系的內(nèi)部時(shí)鐘信號(hào)同步的方式將數(shù)據(jù)從一個(gè)所述存儲(chǔ)器提供給所述控制器；第2配線，將來自所述虛擬存儲(chǔ)器的外部時(shí)鐘信號(hào)作為返回時(shí)鐘信號(hào)送回所述控制器；其中，數(shù)據(jù)從一個(gè)所述存儲(chǔ)器提供到所述控制器受到的時(shí)間延遲等于返回時(shí)鐘信號(hào)從所述虛擬存儲(chǔ)器提供到所述控制器的延遲時(shí)間，所述控制器與返回時(shí)鐘信號(hào)同步地接收該數(shù)據(jù)。2.根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其特征在于，在所述多個(gè)存儲(chǔ)器中的每一個(gè)具有多個(gè)含延遲單元的延遲陣列，每一所述延遲單元包含前向脈沖延遲電路，使前向脈沖延遲預(yù)定時(shí)間，并將該延遲的前向脈沖提供給后續(xù)延遲單元；后向脈沖延遲電路，使后向脈沖延遲所述預(yù)定時(shí)間，并將該延遲的后向脈沖提供給前面的延遲單元；狀態(tài)保持部，在沒有內(nèi)部時(shí)鐘信號(hào)輸入所述延遲單元時(shí)收到前向脈沖則置位，而在內(nèi)部時(shí)鐘信號(hào)輸入所述延遲單元時(shí)收到后向脈沖則復(fù)位；其中，所述前向脈沖輸入第1延遲單元，由一個(gè)最靠近該第1延遲單元且其狀態(tài)保持部被內(nèi)部時(shí)鐘信號(hào)脈沖復(fù)位的延遲單元產(chǎn)生所述后向脈沖的前緣，所述后向脈沖則由第1延遲單元產(chǎn)生。3.根據(jù)權(quán)利要求2所述的延遲陣列，其特征在于，由一個(gè)最靠近第1延遲單元且其狀態(tài)保持部在內(nèi)部時(shí)鐘信號(hào)脈沖停止供給所述延遲單元時(shí)被復(fù)位的延遲單元產(chǎn)生所述后向脈沖前緣以外的信號(hào)邊緣。4.根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述多個(gè)存儲(chǔ)器單元的每一個(gè)具有時(shí)鐘控制電路，所述時(shí)鐘控制電路包含多個(gè)串聯(lián)的延遲單元，每一個(gè)單元包含前向脈沖延遲電路，使前向脈沖延遲預(yù)定時(shí)間，并將該延遲的前向脈沖提供給后續(xù)延遲單元；后向脈沖延遲電路，使后向脈沖延遲所述預(yù)定時(shí)間，并將該延遲的后向脈沖提供給前面的延遲單元；狀態(tài)保持部，在沒有內(nèi)部時(shí)鐘信號(hào)輸入所述延遲單元時(shí)收到前向脈沖則置位，而在內(nèi)部時(shí)鐘信號(hào)輸入所述延遲單元時(shí)收到后向脈沖則復(fù)位；其中，所述前向脈沖輸入第1延遲單元，由一個(gè)最靠近該第1延遲單元且其狀態(tài)保持部被內(nèi)部時(shí)鐘信號(hào)脈沖復(fù)位的延遲單元產(chǎn)生所述后向脈沖的前緣，所述后向脈沖則由第1延遲單元產(chǎn)生；具有延遲時(shí)間D1的緩沖器，該緩沖器從外部時(shí)鐘信號(hào)產(chǎn)生所述內(nèi)部時(shí)鐘信號(hào)；第1延遲電路，使內(nèi)部時(shí)鐘信號(hào)脈沖延遲時(shí)間A，并將該延遲的脈沖作為前向脈沖提供給第1延遲單元；第2延遲電路，使第1延遲單元輸出的后向脈沖延遲時(shí)間D2，并將該延遲的后向脈沖作為校正的內(nèi)部時(shí)鐘信號(hào)提供；其中，時(shí)間D1、時(shí)間D2和時(shí)間A的關(guān)系為A＝D1+D2。5.根據(jù)權(quán)利要求4所述的時(shí)鐘控制電路，其特征在于，還包含控制脈沖產(chǎn)生電路，產(chǎn)生控制脈沖，在內(nèi)部時(shí)鐘信號(hào)輸入所述延遲單元的時(shí)刻與前向脈沖提供到第1延遲單元的時(shí)刻的期間內(nèi)，使每一延遲單元的所述前向脈沖延遲電路初始化。6.根據(jù)權(quán)利要求4所述的時(shí)鐘控制電路，其特征在于，還包含控制裝置，在最后的延遲單元輸出前向脈沖時(shí)，防止第1延遲單元輸出的后向脈沖通過所述第2延遲電路，從而從所述第2延遲電路提供內(nèi)部時(shí)鐘信號(hào)脈沖，而不是后向脈沖。7.根據(jù)權(quán)利要求6所述的時(shí)鐘控制電路，其特征在于，所述控制裝置在第2延遲電路輸出內(nèi)部脈沖時(shí)鐘信號(hào)后，根據(jù)第1延遲單元輸出的后向脈沖使所述第2延遲電路初始化。8.根據(jù)權(quán)利要求4所述的時(shí)鐘控制電路，其特征在于，所述延遲單元位于所述緩沖器和所述第2延遲電路之間，所述第1延遲電路包含與所述緩沖器中的圖案相同且布線圖案從所述緩沖器延伸到所述延遲單元的第1組圖案，以及與所述第2延遲電路中的圖案相同且布線圖案從所述延遲單元延伸到所述第2延遲電路的第2組圖案。9.根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述多個(gè)存儲(chǔ)器的每一個(gè)具有存儲(chǔ)電路，所述存儲(chǔ)電路包含存儲(chǔ)單元陣列；對(duì)所述存儲(chǔ)單元陣列進(jìn)行數(shù)據(jù)寫入和讀出的寫/讀電路；從總線接收數(shù)據(jù)的輸入電路；對(duì)總線提供數(shù)據(jù)的輸出電路；多個(gè)串聯(lián)的延遲單元，每一個(gè)單元包含前向脈沖延遲電路，使前向脈沖延遲預(yù)定時(shí)間，并將該延遲的前向脈沖提供給后續(xù)延遲單元；后向脈沖延遲電路，使后向脈沖延遲所述預(yù)定時(shí)間，并將該延遲的后向脈沖提供給前面的延遲單元；狀態(tài)保持部，在沒有內(nèi)部時(shí)鐘信號(hào)輸入所述延遲單元時(shí)收到前向脈沖則置位，而在內(nèi)部時(shí)鐘信號(hào)輸入所述延遲單元時(shí)收到后向脈沖則復(fù)位；其中，所述前向脈沖輸入第1延遲單元，由一個(gè)最靠近該第1延遲單元且其狀態(tài)保持部被內(nèi)部時(shí)鐘信號(hào)脈沖復(fù)位的延遲單元產(chǎn)生所述后向脈沖的前緣，所述后向脈沖則由第1延遲單元產(chǎn)生；具有延遲時(shí)間D1的緩沖器，該緩沖器從外部時(shí)鐘信號(hào)產(chǎn)生所述內(nèi)部時(shí)鐘信號(hào)；第1延遲電路，使內(nèi)部時(shí)鐘信號(hào)脈沖延遲時(shí)間A，并將該延遲的脈沖作為前向脈沖提供給第1延遲單元；第2延遲電路，使第1延遲單元輸出的后向脈沖延遲時(shí)間D2，并將該延遲的后向脈沖作為校正的內(nèi)部時(shí)鐘信號(hào)提供；其中，時(shí)間D1、時(shí)間D2和時(shí)間A的關(guān)系為A＝D1+D2，所述寫/讀電路由所述緩沖器輸出的內(nèi)部時(shí)鐘信號(hào)控制，所述輸入電路和所述輸出電路由所述第2延遲電路輸出的校正的內(nèi)部時(shí)鐘信號(hào)控制。10.根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述多個(gè)存儲(chǔ)器的每一個(gè)具有延遲陣列，所述延遲陣列包含串聯(lián)的多個(gè)延遲單元，各單元包含使前向脈沖和后向脈沖延遲預(yù)定的延遲時(shí)間并且相互不同步地傳送該延遲后的前向脈沖和后向脈沖的延遲電路，以及接收到前向脈沖時(shí)置位，而接收到后向脈沖時(shí)復(fù)位的狀態(tài)保持部；其中，所述前向脈沖輸入到第1延遲單元，由一個(gè)最靠近第1延遲單元且在內(nèi)部時(shí)鐘信號(hào)脈沖輸入所述延遲單元時(shí)其狀態(tài)保持部被內(nèi)部時(shí)鐘信號(hào)復(fù)位的延遲單元產(chǎn)生所述后向脈沖的前緣，所述后向脈沖則在與所述前向脈沖傳遞方向相反的方向上傳遞，并從第1延遲單元輸出。11.根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述多個(gè)存儲(chǔ)器的每一個(gè)具有延遲陣列，所述延遲陣列包含串聯(lián)的多個(gè)第1延遲單元，各單元包含使前向脈沖延遲第1規(guī)定時(shí)間并且將該延遲后的前向脈沖提供給后續(xù)延遲單元的正向脈沖延遲電路、使第1后續(xù)脈沖延遲所述第1預(yù)定時(shí)間并且將該延遲的第1后向脈沖提供給前面的延遲單元的第1后向脈沖延遲電路、以及狀態(tài)保持部，該狀態(tài)保持部在所述延遲單元沒有內(nèi)部時(shí)鐘信號(hào)脈沖輸入時(shí)收到正向脈沖則置位，而在所述延遲單元輸入內(nèi)部時(shí)鐘信號(hào)脈沖時(shí)收到第1后向脈沖則復(fù)位；串聯(lián)的多個(gè)第2延遲單元，各單元包含使第2后向脈沖延遲第2預(yù)定時(shí)間并且將該延遲的第2后向脈沖提供給前面的延遲單元的第2后向脈沖延遲電路。其中，所述，所述正向脈沖在第1級(jí)輸入第1延遲單元；一個(gè)最靠近第1延遲單元而且在所述延遲單元輸入內(nèi)部時(shí)鐘信號(hào)脈沖時(shí)其狀態(tài)保持部由內(nèi)部時(shí)鐘信號(hào)復(fù)位的延遲單元產(chǎn)生第1后向脈沖的前緣；第1延遲單元在第1級(jí)產(chǎn)生第1后向脈沖；與產(chǎn)生第1后向脈沖前緣的第1延遲單元對(duì)應(yīng)的第2延遲單元輸出所述第2后向脈沖的前緣；第2延遲單元在第1級(jí)產(chǎn)生第2后向脈沖；每一第2延遲單元具有與傳遞第1后向脈沖的每一第1延遲單元的該部分相同的結(jié)構(gòu)。12.根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述多個(gè)存儲(chǔ)器的每一個(gè)具有時(shí)鐘控制電路，所述時(shí)鐘控制電路包含串聯(lián)的多個(gè)第1延遲單元，各單元包含使前向脈沖延遲第1規(guī)定時(shí)間并且將該延遲后的前向脈沖提供給后續(xù)延遲單元的正向脈沖延遲電路、使第1后續(xù)脈沖延遲所述第1預(yù)定時(shí)間并且將該延遲的第1后向脈沖提供給前面的延遲單元的第1后向脈沖延遲電路、以及狀態(tài)保持部，該狀態(tài)保持部在所述延遲單元沒有內(nèi)部時(shí)鐘信號(hào)脈沖輸入時(shí)收到正向脈沖則置位，而在所述延遲單元輸入內(nèi)部時(shí)鐘信號(hào)脈沖時(shí)收到第1后向脈沖則復(fù)位；串聯(lián)的多個(gè)第2延遲單元，各單元包含使第2后向脈沖延遲第2預(yù)定時(shí)間并且將該延遲的第2后向脈沖提供給前面的延遲單元的第2后向脈沖延遲電路；具有延遲時(shí)間D1的緩沖器，該緩沖器從外部時(shí)鐘信號(hào)產(chǎn)生所述內(nèi)部時(shí)鐘信號(hào)；第1延遲電路，使內(nèi)部時(shí)鐘信號(hào)脈沖延遲時(shí)間A，并且將該延遲的脈沖提供給第1延遲單元；第2延遲電路，使第1延遲單元輸出的第1后向脈沖延遲時(shí)間(j-1)×D1+j×D2，并且將該延遲的第1后向脈沖作為第1校正內(nèi)部時(shí)鐘信號(hào)提供；第3延遲電路，使所述第2延遲單元輸出的第2后向脈沖延遲時(shí)間(k-1)×D1+k×D2，并且將該延遲的第2后向脈沖作為第2內(nèi)部時(shí)鐘信號(hào)提供；其中，所述正向脈沖在第1級(jí)輸入第1延遲單元；一個(gè)最靠近第1延遲單元而且在所述延遲單元輸入內(nèi)部時(shí)鐘信號(hào)脈沖時(shí)其狀態(tài)保持部由內(nèi)部時(shí)鐘信號(hào)復(fù)位的延遲單元產(chǎn)生第1后向脈沖的前緣；第1延遲單元在第1級(jí)產(chǎn)生第1后向脈沖；與產(chǎn)生第1后向脈沖前緣的第1延遲單元對(duì)應(yīng)的第2延遲單元輸出所述第2后向脈沖的前緣；第2延遲單元在第1級(jí)產(chǎn)生第2后向脈沖；每一第2延遲單元具有與傳遞第1后向脈沖的每一第1延遲單元的該部分相同的結(jié)構(gòu)；時(shí)間D1、時(shí)間D2和時(shí)間A的關(guān)系為A＝D1+D2。13.根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其特征在于，所述多個(gè)存儲(chǔ)單元的每一個(gè)具有時(shí)鐘控制電路，所述時(shí)鐘控制電路包含串聯(lián)的多個(gè)第1延遲單元，各單元包含使前向脈沖延遲第1規(guī)定時(shí)間并且將該延遲后的前向脈沖提供給后續(xù)延遲單元的正向脈沖延遲電路、使第1后續(xù)脈沖延遲所述第1預(yù)定時(shí)間并且將該延遲的第1后向脈沖提供給前面的延遲單元的第1后向脈沖延遲電路、以及狀態(tài)保持部，該狀態(tài)保持部在所述延遲單元沒有內(nèi)部時(shí)鐘信號(hào)脈沖輸入時(shí)收到正向脈沖則置位，而在所述延遲單元輸入內(nèi)部時(shí)鐘信號(hào)脈沖時(shí)收到第1后向脈沖則復(fù)位；串聯(lián)的多個(gè)第2延遲單元，各單元包含使第2后向脈沖延遲第2預(yù)定時(shí)間并且將該延遲的第2后向脈沖提供給前面的延遲單元的第2后向脈沖延遲電路；具有延遲時(shí)間k×D1的緩沖器，該緩沖器從外部時(shí)鐘信號(hào)產(chǎn)生所述內(nèi)部時(shí)鐘信號(hào)；第1延遲電路，使內(nèi)部時(shí)鐘信號(hào)脈沖延遲時(shí)間A，并且將該延遲的脈沖提供給第1延遲單元；第2延遲電路，使第1延遲單元輸出的第1后向脈沖延遲時(shí)間(j-1)×D1+j×D2，并且將該延遲的第1后向脈沖作為第1校正內(nèi)部時(shí)鐘信號(hào)提供；第3延遲電路，使所述第2延遲單元輸出的第2后向脈沖延遲時(shí)間k×D2，并且將該延遲的第2后向脈沖作為第2內(nèi)部時(shí)鐘信號(hào)提供；其中，所述正向脈沖在第1級(jí)輸入第1延遲單元；一個(gè)最靠近第1延遲單元而且在所述延遲單元輸入內(nèi)部時(shí)鐘信號(hào)脈沖時(shí)其狀態(tài)保持部由內(nèi)部時(shí)鐘信號(hào)復(fù)位的延遲單元產(chǎn)生第1后向脈沖的前緣；第1延遲單元在第1級(jí)產(chǎn)生第1后向脈沖；與產(chǎn)生第1后向脈沖前緣的第1延遲單元對(duì)應(yīng)的第2延遲單元輸出所述第2后向脈沖的前緣；第2延遲單元在第1級(jí)產(chǎn)生第2后向脈沖；每一第2延遲單元具有與傳遞第1后向脈沖的每一第1延遲單元的該部分相同的結(jié)構(gòu)；時(shí)間D1、時(shí)間D2和時(shí)間A的關(guān)系為A＝D1+D2。14.根據(jù)權(quán)利要求12所述的時(shí)鐘控制電路，其特征在于，還包含控制脈沖信號(hào)產(chǎn)生電路，產(chǎn)生控制脈沖，在內(nèi)部時(shí)鐘信號(hào)脈沖輸入第1延遲單元的時(shí)刻與正向脈沖在第1級(jí)提供的第1延遲單元的時(shí)刻的期間內(nèi)，使各第1延遲單元的所述正向脈沖延遲電路初始化。15.根據(jù)權(quán)利要求13所述的時(shí)鐘控制電路，其特征在于，還包含控制脈沖信號(hào)產(chǎn)生電路，產(chǎn)生控制脈沖，在內(nèi)部時(shí)鐘信號(hào)脈沖輸入第1延遲單元的時(shí)刻與正向脈沖在第1級(jí)提供的第1延遲單元的時(shí)刻的期間內(nèi)，使各第1延遲單元的所述正向脈沖延遲電路初始化。16.根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其特征在于，在所述多個(gè)存儲(chǔ)器中的每一個(gè)具有時(shí)鐘控制電路，所述時(shí)鐘控制電路包含第1延遲電路，接收相對(duì)外部時(shí)鐘延遲時(shí)間D1的內(nèi)部時(shí)鐘信號(hào)，并且在滯后收到的內(nèi)部時(shí)鐘信號(hào)一段時(shí)間A時(shí)產(chǎn)生正向脈沖；第2延遲電路，使正向脈沖延遲時(shí)間2×Δ，并且輸出后向脈沖；以及第3延遲電路，接收后向脈沖，并且在滯后收到的后向脈沖一段延遲時(shí)間(j-1)×D1+j×D2時(shí)，與外部時(shí)鐘信號(hào)同時(shí)輸出校正內(nèi)部時(shí)鐘信號(hào)，其中j的自然數(shù)，Δ是產(chǎn)生正向脈沖與產(chǎn)生內(nèi)部時(shí)鐘信號(hào)中第1脈沖之間的時(shí)間，A等于j×(D1+D2)。17.根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其特征在于，在所述多個(gè)存儲(chǔ)器中的每一個(gè)具有時(shí)鐘控制電路，所述時(shí)鐘控制電路包含第1延遲電路，接收相對(duì)于外部時(shí)鐘延遲時(shí)間D1的內(nèi)部時(shí)鐘信號(hào)，并且在滯后收到的內(nèi)部時(shí)鐘信號(hào)一段時(shí)間A時(shí)產(chǎn)生正向脈沖；第2延遲電路，使正向脈沖延遲時(shí)間Δ+(k/)×Δ，并且輸出后向脈沖；以及第3延遲電路，接收后向脈沖，并且在滯后收到的后向脈沖一段延遲時(shí)間(k-1)×D1+k×D2時(shí)，相對(duì)于外部時(shí)鐘信號(hào)相位延遲(k/j)×T地輸出校正內(nèi)部時(shí)鐘信號(hào)，其中j和k是自然數(shù)，j＞k，Δ是產(chǎn)生產(chǎn)生正向脈沖與產(chǎn)生內(nèi)部時(shí)鐘信號(hào)中第1脈沖之間的時(shí)間，A等于j×(D1+D2)，T是外部時(shí)鐘信號(hào)的周期。18.根據(jù)權(quán)利要求1所述的存儲(chǔ)器系統(tǒng)，其特征在于，在所述多個(gè)存儲(chǔ)器中的每一個(gè)具有時(shí)鐘控制電路，所述時(shí)鐘控制電路包含第1延遲電路，接收相對(duì)于外部時(shí)鐘延遲時(shí)間k×D1的內(nèi)部時(shí)鐘信號(hào)，并且在滯后收到的內(nèi)部時(shí)鐘信號(hào)一段時(shí)間A時(shí)產(chǎn)生正向脈沖；第2延遲電路，使正向脈沖延遲時(shí)間Δ+(k/j)×Δ，并且輸出后向脈沖；以及第3延遲電路，接收后向脈沖，并且在滯后收到的后向脈沖一段延遲時(shí)間k×D2時(shí)，相對(duì)于外部時(shí)鐘信號(hào)相位延遲(k/j)×T地輸出校正內(nèi)部時(shí)鐘信號(hào)，其中j和k是自然數(shù)，j＞k，Δ是產(chǎn)生正向脈沖與產(chǎn)生內(nèi)部時(shí)鐘信號(hào)中第1脈沖之間的時(shí)間，A等于j×(D1+D2)，T是外部時(shí)鐘信號(hào)的周期。全文摘要一種時(shí)鐘同步延遲控制電路,該電路能在使內(nèi)部時(shí)鐘同步、進(jìn)行數(shù)據(jù)傳送的系統(tǒng)中,使該內(nèi)部時(shí)鐘與外部時(shí)鐘正確同步。外部時(shí)鐘CK經(jīng)由緩沖器,變?yōu)榫哂衅xD1的內(nèi)部時(shí)CLK。該內(nèi)部時(shí)鐘CLK通過經(jīng)由具有延遲量A的延遲電路32、形成延遲量2×Δ的延遲單元陣列33－1～33－n以及具有延遲量D2的延遲電路34,變成校正內(nèi)部時(shí)鐘CK’,與外部時(shí)鐘CK同步。各延遲單元具備狀態(tài)保持部;前向脈沖經(jīng)過的延遲單元,固定維持于狀態(tài)保持部所定的狀態(tài)。由此,可正確形成延遲量2×Δ。文檔編號(hào)G06F13/00GK1389797SQ0214031公開日2003年1月8日申請(qǐng)日期1997年4月23日優(yōu)先權(quán)日1996年4月23日發(fā)明者戶田春希申請(qǐng)人:東芝株式會(huì)社