專利名稱：多處理器系統(tǒng)及程序最佳化方法
技術(shù)領(lǐng)域：
本發(fā)明涉及在多處理器系統(tǒng)內(nèi)的程序控制技術(shù)。
背景技術(shù)：
圖17是表示以往的一例使多個(gè)運(yùn)算裝置及寄存器進(jìn)行并行動(dòng)作的處理器系統(tǒng)的構(gòu)成圖。圖17(a)所示的多處理器系統(tǒng)中，一般使各個(gè)處理器110、120的線程(處理單位)進(jìn)行獨(dú)立的動(dòng)作。因此，在并行執(zhí)行多個(gè)獨(dú)立的線程的應(yīng)用情況下，可實(shí)現(xiàn)高的處理能力。
另一方面，在圖17(b)所示的VLIW(Very Long Instruction Word)系統(tǒng)中，在單一的指令碼內(nèi)記述有控制多個(gè)運(yùn)算裝置及寄存器的文件，從而具有高的單一線程的處理能力。
關(guān)于上述的系統(tǒng)的孰優(yōu)孰劣，由于受應(yīng)用程序的限制，所以理想的是對(duì)應(yīng)具有應(yīng)用程序的線程的特點(diǎn)而采用相應(yīng)的系統(tǒng)。
但是，在最近的組合系統(tǒng)中，由于需要同時(shí)進(jìn)行各種處理，所以很難判斷出究竟是采用哪種處理系統(tǒng)最好。例如，在同時(shí)需要為了實(shí)現(xiàn)高速的實(shí)時(shí)處理而要求具有非常高的處理能力的單一線程的處理和不需要非常高的處理能力的由多個(gè)線程實(shí)施并行處理的情況下，很難說(shuō)采用哪種處理系統(tǒng)為最佳。因此，在一般的情況下，對(duì)所采用的處理系統(tǒng)的處理能力都設(shè)定有一定的余量，然而這樣卻極大地防礙了系統(tǒng)的電力低消耗化和高速化的實(shí)現(xiàn)。

發(fā)明內(nèi)容
為了解決上述的問(wèn)題，本發(fā)明的目的是，實(shí)現(xiàn)一種可對(duì)應(yīng)多樣化處理的多處理器系統(tǒng)，提高全體系統(tǒng)的處理效率。
為了解決上述的問(wèn)題，本發(fā)明之1所提出的解決方案是作為一種具有多個(gè)處理器和保存程序的各個(gè)指令的指令存儲(chǔ)部的多處理器系統(tǒng)，具有通過(guò)單一的程序控制使所述多個(gè)處理器動(dòng)作的第1程序控制模式和通過(guò)各自獨(dú)立的多個(gè)程序控制分別使所述多個(gè)處理器動(dòng)作的第2程序控制模式，所述多個(gè)處理器分別具有包括程序同步標(biāo)識(shí)的程序控制裝置，在所述程序同步標(biāo)識(shí)中保持有表示所述第1及第2程序控制模式中的任意一種的程序同步信息，作為所述多個(gè)處理器之一的主處理器進(jìn)行該多處理器系統(tǒng)全體的程序控制，并且在更新了所述程序同步信息后，把該更新后的程序同步信息通知給所述指令存儲(chǔ)部。
根據(jù)本發(fā)明之1，在具有多個(gè)處理器的多處理器系統(tǒng)中，可在通過(guò)單一的程序控制使所述多個(gè)處理器動(dòng)作的第1程序控制模式與通過(guò)各自獨(dú)立的多個(gè)程序控制分別使所述多個(gè)處理器動(dòng)作的第2程序控制模式之間進(jìn)行適當(dāng)切換的同時(shí)，執(zhí)行被保存在指令存儲(chǔ)部中的程序。因此，可在提高系統(tǒng)全體的處理效率的同時(shí)有效地利用各個(gè)處理器的資源，所以，可同時(shí)實(shí)現(xiàn)低電力消耗和高速的處理。
另外，本發(fā)明之2是在本發(fā)明之1所述的多處理器系統(tǒng)中，使所述第1程序控制模式為VLIW模式，所述第2程序控制系統(tǒng)為多線程模式。
另外，本發(fā)明之3是在本發(fā)明之1所述的多處理器系統(tǒng)中，使所述指令存儲(chǔ)部具有與所述多個(gè)處理器數(shù)目相同的指令存儲(chǔ)器，并且，當(dāng)由所述主處理器通知的程序同步信息表示為所述第1程序控制模式時(shí)，使所述各個(gè)指令存儲(chǔ)器作為單一的存儲(chǔ)體動(dòng)作，把從所述主處理器輸出的指令地址輸入到所述各個(gè)指令存儲(chǔ)器中，并輸出單一的指令數(shù)據(jù)，而在該程序同步信息表示為所述第2程序控制模式時(shí)，使所述各個(gè)指令存儲(chǔ)器作為多個(gè)獨(dú)立的存儲(chǔ)體動(dòng)作，把從所述各個(gè)處理器輸出的指令地址輸入到所述各個(gè)指令存儲(chǔ)器，并輸出多個(gè)指令數(shù)據(jù)。
另外，本發(fā)明之4是在本發(fā)明之1所述的多處理器系統(tǒng)中，還包括具有指令集并先把從所述指令存儲(chǔ)部輸出的指令數(shù)據(jù)存入所述指令集，然后再供給到所述多個(gè)處理器的指令供給部，所述指令供給部接收從所述主處理器發(fā)來(lái)的所述程序同步信息的通知，當(dāng)該程序同步信息表示為所述第1程序控制模式時(shí)，把所述指令集作為對(duì)應(yīng)單一的指令數(shù)據(jù)的指令集而使用，而當(dāng)表示為所述第2程序控制模式時(shí)，把所述指令集作為對(duì)應(yīng)多個(gè)指令數(shù)據(jù)的指令集而使用。
本發(fā)明之5是在本發(fā)明之1所述的多處理器系統(tǒng)中，使所述主處理器在所述第1程序控制模式下，在接收到具有多個(gè)地址數(shù)據(jù)的第1分支指令碼時(shí)，更新所述程序同步信息，使其表示所述第2程序同步控制模式，所述多個(gè)處理器分別在所述第2程序控制模式下，在接收到具有1個(gè)地址數(shù)據(jù)的第2分支指令碼時(shí)，更新所述程序同步信息，使其表示所述第1程序同步控制模式。
另外，本發(fā)明之6的多處理器系統(tǒng)的解決方案，是一種具有至少包括第1及第2處理器的多處理器系統(tǒng)，在所述第1處理器中包括傳達(dá)所述第2處理器的內(nèi)部主要構(gòu)成部分的輸出的信息傳達(dá)裝置，所述第1處理器在接收到具有指定所述第2處理器的內(nèi)部主要構(gòu)成部分的操作數(shù)的指令碼時(shí)，通過(guò)所述信息傳達(dá)裝置，使用所述第2處理器的所述內(nèi)部主要構(gòu)成部分的輸出，執(zhí)行按照該指令碼的處理。
根據(jù)本發(fā)明之6，通過(guò)進(jìn)行組合多個(gè)處理器的主要構(gòu)成的組合處理，可提高運(yùn)算處理能力。
另外，本發(fā)明之7提出的解決方案是一種具有多個(gè)處理器的多處理器系統(tǒng)，在所述多個(gè)處理器中至少有1個(gè)具有包括存儲(chǔ)指令碼的指令寄存器的，把輸入到該處理器的指令碼與被存儲(chǔ)在所述指令寄存器中的指令碼進(jìn)行比較，檢測(cè)出其是否一致的指令觸發(fā)信號(hào)生成裝置，并且，在接收到觸發(fā)信號(hào)設(shè)定指令時(shí)，把成為觸發(fā)信號(hào)的指令碼存入所述寄存器中，所述指令觸發(fā)信號(hào)生成裝置在檢測(cè)出指令碼的一致時(shí)，把觸發(fā)信號(hào)通知給其他的處理器。
根據(jù)本發(fā)明之7，通過(guò)進(jìn)行組合其他處理器的處理狀況的組合處理，可提高程序控制處理能力。
另外，本發(fā)明之8提出的解決方案是一種在具有多個(gè)處理器，并且，具有通過(guò)單一的程序控制使所述多個(gè)處理器動(dòng)作的第1程序控制模式和通過(guò)各自獨(dú)立的多個(gè)程序控制分別使所述多個(gè)處理器動(dòng)作的第2程序控制模式的多處理器系統(tǒng)中能夠執(zhí)行程序的最佳化方法，包括對(duì)于所述程序的各個(gè)模塊檢測(cè)出與其他模塊的依存關(guān)系的第1步驟、檢測(cè)出所述程序的各個(gè)模塊的處理量的第2步驟、使用檢測(cè)出的依存關(guān)系和處理量，判定以所述第1及第2程序控制模式中的哪一種模式執(zhí)行各個(gè)模塊的第3步驟。
另外，本發(fā)明之9是在本發(fā)明之8的程序最佳化方法中，還包括使用在所述步驟3得出的判定結(jié)果，在由所述多處理系統(tǒng)所具有的指令存儲(chǔ)器構(gòu)成的指令存儲(chǔ)器地址空間內(nèi)分配各個(gè)模塊的指令碼的步驟。
另外，本發(fā)明之10提出的解決方案是，一種在具有多個(gè)處理器，并且具有通過(guò)單一的程序控制使所述多個(gè)處理器動(dòng)作的第1程序控制模式和通過(guò)各自獨(dú)立的多個(gè)程序控制分別使所述多個(gè)處理器動(dòng)作的第2程序控制模式的多處理器系統(tǒng)中能夠執(zhí)行程序的最佳化方法，其特征在于包括使用記述有對(duì)應(yīng)所述多存儲(chǔ)器系統(tǒng)中所具有的各個(gè)處理器的對(duì)應(yīng)各種指令種類的電力消耗的電力消耗表，求出各個(gè)模塊的峰值電力和平均電力的第1步驟、參照求出的各個(gè)模塊的峰值電力和平均電力，判定以所述第1及第2程序控制模式中的哪一種模式執(zhí)行各個(gè)模塊的第2步驟。


圖1是示意表示本發(fā)明實(shí)施例1的多處理器系統(tǒng)的構(gòu)成的方框圖。
圖2是示意表示由多個(gè)指令存儲(chǔ)器構(gòu)成的指令存儲(chǔ)器地址空間的圖。
圖3示意表示在每個(gè)程序控制模式下的存儲(chǔ)器存取動(dòng)作的圖。
圖4是表示使用指令碼的程序控制模式的切換的圖。
圖5(a)是表示關(guān)于程序同步標(biāo)志的處理器控制順序的時(shí)序流程圖，(b)是表示處理器之間的同步動(dòng)作的時(shí)序流程圖。
圖6是示意表示本發(fā)明實(shí)施例1的多處理器系統(tǒng)的動(dòng)作的時(shí)序流程圖。
圖7是表示設(shè)置在指令供給部?jī)?nèi)的指令提示電路的動(dòng)作的圖。
圖8是表示由寄存器執(zhí)行程序控制模式切換的情況下的構(gòu)成的圖。
圖9是表示本發(fā)明實(shí)施例2的多處理器系統(tǒng)的主要部分的構(gòu)成的圖。
圖10(a)是表示本發(fā)明實(shí)施例3的多處理器系統(tǒng)的主要部分的構(gòu)成的圖，(b)是一在(a)的構(gòu)成中的指令記述實(shí)例。
圖11是示意表示本發(fā)明實(shí)施例4的程序最佳化裝置的構(gòu)成的方框圖。
圖12(a)是表示檢測(cè)出的依賴關(guān)系及處理量的一例，(b)是表示模式判斷結(jié)果的圖。
圖13表示判定各個(gè)模塊的程序控制模式的程序的一例。
圖14是示意表示以程序?yàn)閷?duì)象的指令存儲(chǔ)器的分配的圖。
圖15是表示本發(fā)明實(shí)施例4的程序最佳化的其他構(gòu)成例的方框圖。
圖16(a)是電力消耗表內(nèi)容的一例，(b)說(shuō)明參照電力消耗的程序控制模式判定的圖。
圖17是以往的多處理器系統(tǒng)的構(gòu)成圖。
圖中10、10A-處理器(多功能處理器)，13-程序控制裝置，13a-程序同步標(biāo)識(shí)，20、20A-處理器，23-程序控制裝置，23a-程序同步標(biāo)識(shí)，AD1、AD2-指令地址，30-指令記憶部，33-指令存儲(chǔ)器，34-指令存儲(chǔ)器，40-指令供給部，41-指令集，50-處理器(第1處理器)，60-處理器(第2處理器)，51、61-運(yùn)算裝置，52、62-寄存器，56、66-通用總線(信息傳達(dá)機(jī)構(gòu))，70、80-處理器，71、81-指令觸發(fā)信號(hào)發(fā)生裝置，91-依賴關(guān)系檢測(cè)裝置，92-處理量檢測(cè)裝置，93-程序控制判定裝置，94-指令存儲(chǔ)器分配裝置，101-電力消耗推斷裝置，103-程序控制判斷裝置。
具體實(shí)施例方式
下面，結(jié)合附圖對(duì)本發(fā)明的實(shí)施例進(jìn)行說(shuō)明。
(實(shí)施例1)圖1是示意表示本發(fā)明實(shí)施例1的多處理器系統(tǒng)的構(gòu)成的方框圖。在圖1中，多個(gè)處理器10、20(處理器A、B)與指令記憶部30及指令供給裝置40構(gòu)成相互的連接。處理器10、20分別具有指令碼11、12、指令地址發(fā)生裝置12、22、程序控制裝置13、23、指令觸發(fā)信號(hào)發(fā)生裝置14、24、運(yùn)算裝置15、25及寄存器16、26。另外，指令記憶部30具有存儲(chǔ)器控制裝置31、指令地址供給裝置32及多個(gè)指令存儲(chǔ)器33、34(指令存儲(chǔ)器A、B)。
圖1所示的多功能處理系統(tǒng)具有通過(guò)對(duì)單一的處理器進(jìn)行單一的程序控制使多個(gè)處理器10、20動(dòng)作的第1程序控制模式和通過(guò)多個(gè)獨(dú)立的程序控制使多個(gè)處理器10、20動(dòng)作的第2程序控制模式。在本實(shí)施例中，把VLIW模式作為第1程序控制模式，把多線程模式作為第2程序控制模式。
在各個(gè)處理器10、20中，程序控制裝置13、23分別具有程序同步標(biāo)識(shí)13a、23a，在該程序同步標(biāo)識(shí)13a、23a中，保存有表示VLIW模式或多線程模式的程序同步信息。而且，處理器10在VLIW模式時(shí)，成為執(zhí)行此多處理器系統(tǒng)全體的程序控制和指令的主處理器，處理器20為只執(zhí)行程序控制指令的從屬處理器。成為主處理器的處理器10在更新程序同步信息時(shí)，把該更新的程序同步信息通知給指令記憶部30和指令供給部40。
指令存儲(chǔ)器33、34中存儲(chǔ)有該多處理器系統(tǒng)執(zhí)行處理的程序的各個(gè)指令。從處理器10內(nèi)的的指令地址發(fā)生裝置12輸出第1指令地址AD1，從處理器20內(nèi)的的指令地址發(fā)生裝置22輸出第2指令地址AD2。該第1及第2指令地址AD1、AD2被輸入到指令記憶部30的指令地址供給裝置32。而且，指令地址供給裝置32向指令存儲(chǔ)器33、34攻擊指令地址，從而可從指令存儲(chǔ)器33、34中讀出程序的各個(gè)指令。
圖2是示意表示由多個(gè)指令存儲(chǔ)器33、34構(gòu)成的指令存儲(chǔ)器地址空間的圖。如圖2所示，在對(duì)應(yīng)VLIW模式的VLIW區(qū)域R1中，由多個(gè)指令存儲(chǔ)器33、34構(gòu)成單一指令存儲(chǔ)器地址空間，另一方面，在對(duì)應(yīng)多線程模式的多線程區(qū)域R2、、R3中，多個(gè)指令存儲(chǔ)器33、34分別構(gòu)成獨(dú)立的多個(gè)指令存儲(chǔ)器地址空間。
圖3示意表示在每個(gè)程序控制模式下的存儲(chǔ)器存取動(dòng)作的圖。首先，在VLIW模式中，如圖3(a)所示，向指令存儲(chǔ)器33、34供給通用的地址(從成為主處理器的處理器10輸出的第1指令地址AD1)。從指令存儲(chǔ)器33、34輸出的數(shù)據(jù)通過(guò)合成作為單一的指令數(shù)據(jù)而輸出。即，在VLIW模式下，指令存儲(chǔ)器33、34作為具有相當(dāng)于存儲(chǔ)器個(gè)數(shù)的數(shù)據(jù)長(zhǎng)度的邏輯存儲(chǔ)體進(jìn)行動(dòng)作。
另一方面，如圖3(b)所示，在多線程模式下，向指令存儲(chǔ)器33供給第1指令地址AD1，而向第2指令存儲(chǔ)器34供給第2指令地址AD2。而且，從指令存儲(chǔ)器33、34輸出的數(shù)據(jù)分別被直接作為多個(gè)指令數(shù)據(jù)輸出。即，在多線程模式下，是進(jìn)行作為把數(shù)據(jù)分別獨(dú)立輸出的邏輯存儲(chǔ)器的動(dòng)作。
指令地址供給裝置32根據(jù)存儲(chǔ)控制裝置31的指示，進(jìn)行如圖3所示存儲(chǔ)器存取動(dòng)作的切換。成為主處理器的處理器10在更新了被保存在程序同步標(biāo)識(shí)13中的程序同步信息時(shí)，把該被更新的程序同步信息通知給指令記憶部30內(nèi)的存儲(chǔ)器控制裝置31。存儲(chǔ)器控制裝置31在接收到該通知后，對(duì)程序控制模式的切換進(jìn)行檢測(cè)，指示指令地址供給裝置32進(jìn)行存儲(chǔ)器存取動(dòng)作的切換。
在本實(shí)施例中，是通過(guò)施加特定的指令碼進(jìn)行程序控制模式的切換。圖4是表示在實(shí)施例4中使用指令碼的程序控制模式的切換的圖，圖中(a)表示從VLIW模式切換到多線程模式的切換。(b)表示從多線程模式到VLIW模式的切換。如圖4所示，在本多處理器系統(tǒng)中，具有作為用于從VLIW模式轉(zhuǎn)換至多線程模式的指令的fork指令，和作為用于從多線程模式轉(zhuǎn)換至VLIW模式的指令的join指令。作為第1分支指令碼的fork指令具有多個(gè)地址數(shù)據(jù)adr1、adr2，作為指令操作數(shù)可指定各個(gè)處理器10、20分別所在分支的目的地址。另外，作為第2分支指令碼的join指令具有1個(gè)地址數(shù)據(jù)adr，作為指令操作數(shù)可指定成為主處理器的處理器10所在分支的目的地址。
如圖4(a)所示，本多處理器系統(tǒng)當(dāng)在VLIW模式下施加fork指令時(shí)，在此被指定的地址adr1、adr2分別被設(shè)置在指令地址發(fā)生裝置12、22中，與此同時(shí)，程序控制裝置13、23把程序控制模式轉(zhuǎn)換為多線程模式。而且，指令地址供給裝置32把從指令地址發(fā)生裝置12、22輸出的各個(gè)地址adr1、adr2分別供給到指令存儲(chǔ)器33、34。
另外，如圖4(b)所示，本多處理器系統(tǒng)當(dāng)在多線程模式下施加join指令時(shí)，于是被指定的地址adr被設(shè)置在成為主處理器的處理器10的指令地址發(fā)生裝置12中，與此同時(shí)，程序控制裝置13把程序控制模式轉(zhuǎn)換為VLIW模式。即，更新程序同步標(biāo)識(shí)13a所保持的程序同步信息，使其表示VLIW模式，并且通知該其他的處理器20。指令地址供給裝置32把從指令地址發(fā)生裝置12輸出的地址adr分別供給到指令存儲(chǔ)器33、34。
通過(guò)這樣的動(dòng)作，可實(shí)現(xiàn)從VLIW模式到多線程模式、或從多線程模式到VLIW模式的轉(zhuǎn)換。
另外，在本實(shí)施例中，通過(guò)各個(gè)處理器10、20的程序控制裝置13、23所具有的程序同步標(biāo)識(shí)13a、23a，可確保在程序控制模式轉(zhuǎn)換中的處理器之間的控制同步。另外，也可以構(gòu)成由與同步標(biāo)識(shí)13a、23a連動(dòng)的標(biāo)識(shí)確保控制同步。
圖5(a)是表示關(guān)于程序同步標(biāo)志的處理器控制順序的時(shí)序流程圖。如圖5(a)所示，當(dāng)各個(gè)處理器10、20結(jié)束多線程模式(S11)后，首先更新程序同步標(biāo)識(shí)(S12)。通過(guò)該更新，向其他的處理器通知程序同步信息。然后，確認(rèn)是否有從其他的處理器發(fā)送來(lái)的程序同步信息的通知(S13)。在確認(rèn)有從其他的處理器發(fā)送來(lái)的程序同步信息的通知時(shí)，開(kāi)始VLIW模式的動(dòng)作(S14)。
圖5(b)是表示根據(jù)圖5(a)所示的處理器控制順序的處理器之間的同步動(dòng)作的時(shí)序流程圖。如同5(b)所示，首先，使處理器10、20在多線程模式下進(jìn)行動(dòng)作。然后使處理器20在先結(jié)束多線程模式。處理器20更新程序同步標(biāo)識(shí)，并向處理器10通知程序同步信息。然后處理器20在接收到從處理器10發(fā)來(lái)的程序同步信息的通知之前處于動(dòng)作待機(jī)狀態(tài)。
然后在處理器10結(jié)束了多線程模式后，更新程序同步標(biāo)識(shí)。此時(shí)由于處理器10已接收到從處理器20發(fā)送來(lái)的程序同步信息的通知，所以轉(zhuǎn)換至VLIW模式。另一方面，處理器20由于接收到處理器10的程序同步信息通知，所以與處理器10同時(shí)轉(zhuǎn)移到VLIW模式。然后各個(gè)處理器10、20進(jìn)行VLIW模式下的動(dòng)作。通過(guò)這樣的動(dòng)作，可確保程序控制模式轉(zhuǎn)換時(shí)的控制同步。
圖6是示意表示本發(fā)明實(shí)施例1的多處理器系統(tǒng)的動(dòng)作的時(shí)序流程圖。在施加如圖6(a)所示的程序時(shí)，首先如圖6(b)所示地切換程序控制模式，然后在執(zhí)行。例如，模塊A在VLIW模式下執(zhí)行，另外，對(duì)于模塊B和模塊C在多線程模式下有處理器A(處理器10)及處理器B(處理器20)分別執(zhí)行。
下面，說(shuō)明在VLIW模式及多線程模式下的指令供給。如圖1所示，指令供給部40具有指令集41。該指令集41即使在指令長(zhǎng)度可變的情況下，也可以用于通過(guò)1個(gè)單位的指令讀取動(dòng)作向處理器供給全部的指令數(shù)據(jù)。
圖7是表示指令提示電路41的動(dòng)作的圖，(a)表示在VLIW模式下，(b)表示在多線程模式下)。指令提示電路41大致分為4個(gè)工序，工序1向多個(gè)處理器供給指令，工序2轉(zhuǎn)移殘留指令數(shù)據(jù)，工序3新建指令數(shù)據(jù)的讀取，工序4指令數(shù)據(jù)的合并。
其中，在VLIW時(shí)與多線程模式時(shí)的指令提示電路動(dòng)作的不同之處是指令碼的邊界和指令的儲(chǔ)存方法。
如圖(a)所示，在VLIW模式下的指令碼的邊界對(duì)應(yīng)供給各個(gè)處理器的指令碼的長(zhǎng)度而不同。在工序1中，在把指令數(shù)據(jù)供給到各個(gè)處理器10、20后，在工序2中，把殘留的指令數(shù)據(jù)移動(dòng)到邊界的前邊。在VLIW模式下只有1個(gè)邊界前邊，與指令集41的前邊相同。而且，把在工序3中從多個(gè)存儲(chǔ)器33、34讀取出的數(shù)據(jù)在工序4中與殘留的指令數(shù)據(jù)合并。
另一方面，如圖7(b)所示，在多線程模式下的指令碼邊界與供給到各個(gè)處理器10、20的指令碼長(zhǎng)度無(wú)關(guān)，保持一定，等于相當(dāng)于指令存儲(chǔ)器總線寬度的2倍的位置。在工序1中，把指令數(shù)據(jù)供給到各個(gè)處理器10、20，然后在工序2中，把殘留的指令數(shù)據(jù)移動(dòng)到邊界的前端。由于在多線程模式下存在多個(gè)邊界前端，所以把殘留指令數(shù)據(jù)分散地配置在指令集41內(nèi)。然后把在工序3中從多個(gè)存儲(chǔ)器33、34讀取出的數(shù)據(jù)在工序4中分別與殘留的指令數(shù)據(jù)合并。通過(guò)這樣的指令集41的動(dòng)作，在VLIW模式和多線程模式下可實(shí)現(xiàn)長(zhǎng)度可變的指令的動(dòng)作。
另外，程序控制模式的切換也可以不依賴于指令碼，而通過(guò)其他的方法實(shí)現(xiàn)。圖8是表示由寄存器執(zhí)行程序控制模式切換的情況下的構(gòu)成的圖。在圖8的例中，處理器10A及處理器20A分別具有用于保持在模式轉(zhuǎn)換時(shí)的分支地址的地址寄存器17、27、和用于保持程序控制模式信息的模式寄存器18、28。
(實(shí)施例2)圖9是表示本發(fā)明實(shí)施例2的多處理器系統(tǒng)的主要部分的構(gòu)成的圖。在圖9中，作為第1處理器的處理器50及作為第2處理器的處理器60分別具有運(yùn)算裝置51、61、寄存器52、62、選擇器53、63、共用寄存器(vr)54、64、共用控制裝置55、65、共用總線56、66及轉(zhuǎn)送/運(yùn)算總線57、67。作為處理器50的內(nèi)部主要構(gòu)成的共用寄存器54經(jīng)過(guò)作為信息傳送機(jī)構(gòu)的共用總線66連接到處理器60的轉(zhuǎn)送/運(yùn)算總線67，作為處理器60的內(nèi)部主要構(gòu)成的共用寄存器64經(jīng)過(guò)作為信息傳送機(jī)構(gòu)的共用總線56連接到處理器50的轉(zhuǎn)送/運(yùn)算總線57。
在處理器50中，由選擇器53選擇運(yùn)算裝置51的輸出及寄存器52的輸出，并輸入到共用寄存器54。選擇器53在共用控制裝置55的控制下，決定是選擇運(yùn)算裝置51還是選擇寄存器52。另外，在處理器60中，由選擇器63選擇運(yùn)算裝置61的輸出及寄存器62的輸出，并輸入到共用寄存器64。選擇器63在共用控制裝置65的控制下，決定是選擇運(yùn)算裝置61還是選擇寄存器62。
對(duì)于圖9所示的多處理器系統(tǒng)可設(shè)定如下的指令表述。opecode1 dst1，src1 opecode2 dst2，src2另外，“opecode 1”處理器50的指令“opecode 2”處理器60的指令“dst1”處理器50的轉(zhuǎn)送目的地址“dst2”處理器60的轉(zhuǎn)送目的地址“src1”處理器50的轉(zhuǎn)送源地址“src2”處理器60的轉(zhuǎn)送源地址對(duì)于這樣的指令的表述構(gòu)成如下的對(duì)應(yīng)關(guān)系當(dāng)dst1＝vr時(shí)，把處理器50的共用寄存器54作為轉(zhuǎn)送目的地；當(dāng)src1＝vr時(shí)，把處理器60的共用寄存器64作為轉(zhuǎn)送源；當(dāng)dst1＝vr時(shí)，把處理器60的共用寄存器64作為轉(zhuǎn)送目的地；當(dāng)src2＝vr時(shí)，把處理器50的共用寄存器54作為轉(zhuǎn)送源。
即，處理器50在接收到具有指定處理器60的共用寄存器64的操作數(shù)的指令碼時(shí)，通過(guò)共用總線56，并使用處理器60的共用寄存器64的輸出，執(zhí)行該指令碼所指定的處理。而且，同樣，處理器60在接收到具有指定處理器50的共用寄存器54的操作數(shù)的指令碼時(shí)，通過(guò)共用總線66，并使用處理器50的共用寄存器54的輸出，執(zhí)行該指令碼所指定的處理。
通過(guò)這樣的動(dòng)作可提高在1個(gè)處理步驟可實(shí)現(xiàn)的運(yùn)算的自由度，從而可提高處理能力。作為運(yùn)算式的實(shí)例，例如有把像Y＝A+B與B＝C×D這樣的運(yùn)算式組合而成的Y＝A+(C×D)?？赏ㄟ^(guò)假設(shè)B＝rr來(lái)實(shí)現(xiàn)。
另外，在圖9所示的構(gòu)成中，是分別對(duì)應(yīng)各個(gè)處理器50、60設(shè)置共用寄存器54、64，但也可以不設(shè)置共用寄存器，而把各個(gè)選擇器53、63直接連接到共用總線。在這樣的情況下，作為指令碼的操作數(shù)可直接指定對(duì)方的處理器的運(yùn)算裝置和寄存器。
另外，關(guān)于共用總線56、66只要是能夠進(jìn)行信號(hào)的傳送，也可以使用專用信號(hào)線以外的信息傳送裝置。(實(shí)施例3)圖10(a)是表示本發(fā)明實(shí)施例3的多處理器系統(tǒng)的主要部分的構(gòu)成的圖。在圖10(a)中，處理器70具有包括指令寄存器72及比較器73的指令觸發(fā)信號(hào)發(fā)生裝置71和指令觸發(fā)信號(hào)檢測(cè)裝置75。而且處理器80同樣具有包括指令寄存器82及比較器83的指令觸發(fā)信號(hào)發(fā)生裝置81和指令觸發(fā)信號(hào)檢測(cè)裝置85。在處理器70的指令觸發(fā)信號(hào)發(fā)生裝置71與處理器80的指令觸發(fā)信號(hào)檢測(cè)裝置85之間構(gòu)成第1觸發(fā)信號(hào)通信總線74，而且，在處理器80的指令觸發(fā)信號(hào)發(fā)生裝置81與處理器70的指令觸發(fā)信號(hào)檢測(cè)裝置75之間構(gòu)成第2觸發(fā)信號(hào)通信總線84。
在處理器70中指令觸發(fā)信號(hào)發(fā)生裝置71通過(guò)比較器73對(duì)輸入到處理器70的指令碼與存儲(chǔ)器指令寄存器72中的指令碼進(jìn)行比較，檢測(cè)兩者是否一致。而且當(dāng)檢測(cè)為一致時(shí)，輸出觸發(fā)信號(hào)。從指令觸發(fā)信號(hào)發(fā)生裝置71輸出的觸發(fā)信號(hào)通過(guò)第1觸發(fā)信號(hào)通信總線74被通知給處理器80的指令觸發(fā)信號(hào)檢測(cè)裝置85。指令觸發(fā)信號(hào)檢測(cè)裝置85接受觸發(fā)信號(hào)的通知，輸出插入控制信號(hào)，這樣，在處理器80中發(fā)生插入。
同樣，在處理器80中指令觸發(fā)信號(hào)發(fā)生裝置81通過(guò)比較器83對(duì)輸入到處理器80的指令碼與存儲(chǔ)器指令寄存器82中的指令碼進(jìn)行比較，檢測(cè)兩者是否一致。而且當(dāng)檢測(cè)為一致時(shí)，輸出觸發(fā)信號(hào)。從指令觸發(fā)信號(hào)發(fā)生裝置81輸出的觸發(fā)信號(hào)通過(guò)第2觸發(fā)信號(hào)通信總線84被通知給處理器70的指令觸發(fā)信號(hào)檢測(cè)裝置75。指令觸發(fā)信號(hào)檢測(cè)裝置75接受觸發(fā)信號(hào)的通知，輸出插入控制信號(hào)，這樣，在處理器70中發(fā)生插入。
圖10(b)是在圖10(a)所示的多處理器系統(tǒng)中的指令記述實(shí)例。其中假設(shè)處理器70及處理器80都是在多線程模式下動(dòng)作。而且，設(shè)定由處理器70執(zhí)行圖10(b)的匯編源程序。
其中“trig”記述語(yǔ)句為把在其后記述的指令設(shè)定為觸發(fā)信號(hào)的指令。被設(shè)定為觸發(fā)的指令被登錄到指令寄存器72中。另外，“untrig”記述語(yǔ)句為解除觸發(fā)設(shè)定的指令。即，在圖10(b)中，通過(guò)“trig”把下一個(gè)指令“add r0、r1”登錄到指令寄存器72，并被設(shè)定為觸發(fā)指令。然后，處理器70順序地執(zhí)行匯編程序，當(dāng)執(zhí)行了“add r0、r1”的指令后，從指令觸發(fā)信號(hào)發(fā)生裝置7 1輸出觸發(fā)信號(hào)。該觸發(fā)信號(hào)通過(guò)第1觸發(fā)信號(hào)通信總線74被通知給處理器80的指令觸發(fā)信號(hào)檢測(cè)裝置85。然后，在不需要觸發(fā)信號(hào)的階段，通過(guò)“untrig”使處理器70解除觸發(fā)信號(hào)的設(shè)定。通過(guò)這樣的一系列的動(dòng)作，可在本實(shí)施例中可實(shí)現(xiàn)對(duì)應(yīng)程序執(zhí)行內(nèi)容的同步。
一般在處理器之間進(jìn)行這樣的觸發(fā)信號(hào)交換的情況下，可通過(guò)存儲(chǔ)器和寄存器之間的通信而實(shí)施，但在這樣的情況下，為了傳遞觸發(fā)信息，在執(zhí)行程序的過(guò)程中必須要寫入存儲(chǔ)器或寄存器。而本實(shí)施例由于在執(zhí)行程序的過(guò)程中，被執(zhí)行的指令本身即為觸發(fā)信息，因此不需要進(jìn)行寫入處理，并可提高實(shí)現(xiàn)同步的動(dòng)作效率。(實(shí)施例4)本發(fā)明實(shí)施例4是關(guān)于能夠在實(shí)施例1所述的多處理器系統(tǒng)中執(zhí)行的程序的優(yōu)化方法。
圖11是示意表示本發(fā)明實(shí)施例4的程序最佳化裝置的構(gòu)成的方框圖。在圖11中，構(gòu)成應(yīng)用程序的各個(gè)模塊的源代碼90被輸入到依存關(guān)系檢測(cè)裝置91、處理量檢測(cè)裝置92及編譯器95。依存關(guān)系檢測(cè)裝置91對(duì)模塊源代碼90進(jìn)行分析，檢測(cè)程序的各個(gè)模塊與其他的模塊的依存關(guān)系。另外，處理量檢測(cè)裝置92對(duì)模塊源代碼90進(jìn)行分析，并檢測(cè)程序的各個(gè)模塊的處理量。
圖12(a)是說(shuō)明依存關(guān)系及處理量的檢測(cè)的圖。首先，設(shè)定處理對(duì)象的程序包括3個(gè)模塊，即模塊A、模塊B及模塊C。模塊A的處理量大于模塊B及模塊C，模塊B與模塊A之間存在數(shù)據(jù)的依存關(guān)系(自變量、返回值)。依存關(guān)系檢測(cè)裝置91檢測(cè)出該模塊A與模塊B的依存關(guān)系，處理量檢測(cè)裝置92檢測(cè)出模塊A、模塊B及模塊C的處理量。
被檢測(cè)出的依存信息及處理量信息被供給給程序控制判定裝置93。程序控制判定裝置93根據(jù)被供給的依存信息及處理量信息，決定使各個(gè)模塊是在VLIW模式下還是在多線程模式下動(dòng)作，進(jìn)行編碼器95及匯編器96的動(dòng)作模式的控制。
圖12(b)是表示判斷結(jié)果的圖例。處理量大的模塊A在VLIW模式下動(dòng)作，沒(méi)有依存關(guān)系的模塊C通過(guò)多線程模式與模塊B進(jìn)行并列動(dòng)作。編碼器95根據(jù)該動(dòng)作模式控制，對(duì)模塊源代碼90進(jìn)行編碼，向模塊單位插入向VLIW模式或多線程模式轉(zhuǎn)移的模式轉(zhuǎn)移代碼，并把匯編碼數(shù)據(jù)供給到匯編器96。匯編器96也是根據(jù)程序控制判定裝置93的動(dòng)作模式控制，向模塊單位插入或移動(dòng)向VLIW模式或多線程模式轉(zhuǎn)移的模式轉(zhuǎn)移代碼。在本實(shí)施例中，由編碼器95、匯編器96雙方執(zhí)行模式轉(zhuǎn)移代碼的插入，其目的是在多個(gè)階段形成最佳化。另外，被插入的動(dòng)作模式轉(zhuǎn)移代碼最好是在實(shí)施例1所述的fork指令及join指令，或者是可實(shí)現(xiàn)同樣動(dòng)作的代碼。
圖13表示從編譯器95輸出的一例程序。在圖13的程序中，對(duì)各個(gè)模塊的程序控制模式已經(jīng)進(jìn)行了判定，并作為動(dòng)作模式轉(zhuǎn)移代碼而插入了fork指令及join指令。
然后，程序控制判定裝置93把動(dòng)作模式信息供給給指令存儲(chǔ)器分配裝置94。指令存儲(chǔ)器分配裝置94把各個(gè)模塊分配到指令存儲(chǔ)器地址空間中的VLIW區(qū)域及多線程區(qū)域，并實(shí)施連接程序97的地址空間控制。
圖14是示意表示在以圖13的程序?yàn)閷?duì)象的情況下的指令存儲(chǔ)器的分配的圖。如圖14所示，首先把各個(gè)模塊配置到假設(shè)的存儲(chǔ)器中。把VLIW模式下執(zhí)行的模塊A、D配置在VLIW區(qū)域的假設(shè)存儲(chǔ)器內(nèi)，把多線程模式下執(zhí)行的模塊B、C、E配置在各個(gè)多線程區(qū)域內(nèi)。然后進(jìn)行實(shí)際地址的變換。即，對(duì)于VLIW區(qū)域，把指令存儲(chǔ)器33、34假定為單一的存儲(chǔ)器進(jìn)行地址的變換，對(duì)于多線程區(qū)域?qū)Ψ謩e與其對(duì)應(yīng)的指令存儲(chǔ)器33、34進(jìn)行地址的變換。
然后，連接程序97對(duì)于從匯編程序96供給的指令碼數(shù)據(jù)，按照指令存儲(chǔ)器分配裝置94的地址空間控制，制作出對(duì)應(yīng)每個(gè)模塊的指令存儲(chǔ)器地址表，并把其結(jié)果作為指令碼98輸出。通過(guò)這樣的一系列的動(dòng)作，可實(shí)現(xiàn)各個(gè)模塊的動(dòng)作最佳化。
圖15是表示本發(fā)明實(shí)施例4的程序最佳化的其他構(gòu)成例的方框圖。在圖15中，對(duì)于與圖11中相同的主要構(gòu)成部分用與圖11中的相同符號(hào)標(biāo)記，并在此省略對(duì)其的詳細(xì)說(shuō)明。構(gòu)成應(yīng)用程序的各個(gè)模塊的源代碼90被輸入到電力消耗推定裝置101及編譯器95。另外，在電力消耗表100中記述有在多處理器系統(tǒng)的各個(gè)處理器的執(zhí)行每種指令的消耗電力。電力消耗推定裝置101在對(duì)模塊源代碼90進(jìn)行分析的同時(shí)，從電力消耗表100接收電力消耗信息，由此來(lái)推斷在執(zhí)行各個(gè)模塊時(shí)的峰值電力消耗和平均電力消耗。
圖16(a)是電力消耗表內(nèi)容的一例，圖16(b)對(duì)每個(gè)模塊的電力消耗推斷結(jié)果的一實(shí)例。如圖16(a)所示，多處理器系統(tǒng)的各個(gè)處理器由于其運(yùn)算器及寄存器的構(gòu)造不同，所以其電力消耗特性也不同。而且在VLIW模式和多線程模式下，其電力的消耗也不同。
另外，程序控制判定裝置103根據(jù)峰值電力和平均電力的信息，判定使各個(gè)模塊在VLIW模式或多線程模式的任意模式下動(dòng)作。在圖16(b)的情況下，判定使模塊A在VLIW模式下執(zhí)行，使模塊B、C在多線程模式下執(zhí)行。
之后的動(dòng)作與圖11的構(gòu)成相同。通過(guò)這樣的一系列的工作，可實(shí)現(xiàn)各個(gè)模塊的動(dòng)作最佳化，從而可在照顧到各個(gè)處理器的相互不同的電力消耗特性的同時(shí)在應(yīng)用程序中滿足最適宜的電力消耗。
另外，對(duì)于本實(shí)施例所述的程序最佳化，只要構(gòu)成具有多個(gè)處理器，并且具有通過(guò)單一的程序控制是該多個(gè)處理器動(dòng)作的第1程序控制模式和通過(guò)獨(dú)立的多個(gè)程序控制使其分別動(dòng)作的第2程序控制模式的多處理器系統(tǒng)，任何的形式都可達(dá)到該效果。
另外，在上述的各個(gè)實(shí)施例中，為了便于說(shuō)明，只例舉了具有2個(gè)處理器的多處理器系統(tǒng)，但處理器的數(shù)量可以多于2個(gè)。
另外，作為第1及第2程序控制模式的實(shí)例，使用了VLIW模式和多線程模式，但也可以是除此以外的控制模式。
如上所述，根據(jù)本發(fā)明，在多處理器系統(tǒng)中，由于可對(duì)應(yīng)目標(biāo)程序內(nèi)的處理內(nèi)容動(dòng)態(tài)地使處理器的負(fù)荷達(dá)到最佳化，所以通過(guò)以最小限度構(gòu)成的運(yùn)算器和寄存器資源加以充分有效地利用，可同時(shí)達(dá)到降低電力消耗和提高處理速度的效果。
另外，根據(jù)本發(fā)明，可實(shí)現(xiàn)程序控制模式的動(dòng)態(tài)切換，并且可實(shí)現(xiàn)第1程序控制模式下的把多個(gè)處理器的多個(gè)運(yùn)算器組合的運(yùn)算動(dòng)作及第2程序控制模式下的多個(gè)處理器之間的同步。
并且，根據(jù)本發(fā)明，對(duì)于在具有第1及第2程序控制模式的多處理器系統(tǒng)中所執(zhí)行的程序可生成最佳的指令碼，而且，可生成考慮到各個(gè)處理器的不同電力消耗特性的指令碼。
權(quán)利要求
1.一種多處理器系統(tǒng)，是一種具有多個(gè)處理器和保存程序的各個(gè)指令的指令存儲(chǔ)部的多處理器系統(tǒng)，其特征在于具有通過(guò)單一的程序控制使所述多個(gè)處理器動(dòng)作的第1程序控制模式和通過(guò)各自獨(dú)立的多個(gè)程序控制分別使所述多個(gè)處理器動(dòng)作的第2程序控制模式，所述多個(gè)處理器分別具有包括程序同步標(biāo)識(shí)的程序控制裝置，在所述程序同步標(biāo)識(shí)中保持有表示所述第1及第2程序控制模式中的任意一種的程序同步信息，作為所述多個(gè)處理器之一的主處理器進(jìn)行該多處理器系統(tǒng)全體的程序控制，并且在更新所述程序同步信息后，把該更新后的程序同步信息通知給所述指令存儲(chǔ)部。
2.根據(jù)權(quán)利要求1所述的多處理器系統(tǒng)，其特征在于所述第1程序控制模式為VLIW模式，所述第2程序控制系統(tǒng)為多線程模式。
3.根據(jù)權(quán)利要求1所述的多處理器系統(tǒng)，其特征在于所述指令存儲(chǔ)部具有與所述多個(gè)處理器數(shù)目相同的指令存儲(chǔ)器，并且，當(dāng)由所述主處理器通知的程序同步信息表示為所述第1程序控制模式時(shí)，使所述各個(gè)指令存儲(chǔ)器作為單一的存儲(chǔ)體動(dòng)作，把從所述主處理器輸出的指令地址輸入到所述各個(gè)指令存儲(chǔ)器中，并輸出單一的指令數(shù)據(jù)，而在該程序同步信息表示為所述第2程序控制模式時(shí)，使所述各個(gè)指令存儲(chǔ)器作為多個(gè)獨(dú)立的存儲(chǔ)體動(dòng)作，把從所述各個(gè)處理器輸出的指令地址輸入到所述各個(gè)指令存儲(chǔ)器，并輸出多個(gè)指令數(shù)據(jù)。
4.根據(jù)權(quán)利要求1所述的多處理器系統(tǒng)，其特征在于包括具有指令集，并先把從所述指令存儲(chǔ)部輸出的指令數(shù)據(jù)存入所述指令集，然后再供給到所述多個(gè)處理器的指令供給部，所述指令供給部接收從所述主處理器發(fā)來(lái)的所述程序同步信息的通知，當(dāng)該程序同步信息表示為所述第1程序控制模式時(shí)，把所述指令集作為對(duì)應(yīng)單一的指令數(shù)據(jù)的指令集而使用，而當(dāng)表示為所述第2程序控制模式時(shí)，把所述指令集作為對(duì)應(yīng)多個(gè)指令數(shù)據(jù)的指令集而使用。
5.根據(jù)權(quán)利要求1所述的多處理器系統(tǒng)，其特征在于所述主處理器在所述第1程序控制模式下，在接收到具有多個(gè)地址數(shù)據(jù)的第1分支指令碼時(shí)，更新所述程序同步信息，使其表示所述第2程序同步控制模式，所述多個(gè)處理器分別在所述第2程序控制模式下，在接收到具有1個(gè)地址數(shù)據(jù)的第2分支指令碼時(shí)，更新所述程序同步信息，使其表示所述第1程序同步控制模式，并且把更新的程序同步信息通知給其他的處理器。
6.一種多處理器系統(tǒng)，是一種具有至少包括第1及第2處理器的多處理器系統(tǒng)，其特征在于在所述第1處理器中包括傳達(dá)所述第2處理器的內(nèi)部主要構(gòu)成部分的輸出的信息傳達(dá)裝置，所述第1處理器在接收到具有指定所述第2處理器的內(nèi)部主要構(gòu)成部分的操作數(shù)的指令碼時(shí)，通過(guò)所述信息傳達(dá)裝置，使用所述第2處理器的所述內(nèi)部主要構(gòu)成部分的輸出，執(zhí)行按照該指令碼的處理。
7.一種具有多個(gè)處理器的多處理器系統(tǒng)，其特征在于在所述多個(gè)處理器中至少有1個(gè)具有包括存儲(chǔ)指令碼的指令寄存器的，把輸入到該處理器的指令碼與被存儲(chǔ)在所述指令寄存器中的指令碼進(jìn)行比較，檢測(cè)出其是否一致的指令觸發(fā)信號(hào)生成裝置，并且，在接收到觸發(fā)信號(hào)設(shè)定指令時(shí)，把成為觸發(fā)信號(hào)的指令碼存入所述寄存器中，所述指令觸發(fā)信號(hào)生成裝置在檢測(cè)出指令碼的一致時(shí)，把觸發(fā)信號(hào)通知給其他的處理器。
8.一種程序最佳化方法，是一種在具有多個(gè)處理器，并且，具有通過(guò)單一的程序控制使所述多個(gè)處理器動(dòng)作的第1程序控制模式和通過(guò)各自獨(dú)立的多個(gè)程序控制分別使所述多個(gè)處理器動(dòng)作的第2程序控制模式的多處理器系統(tǒng)中能夠執(zhí)行程序的最佳化方法，其特征在于包括對(duì)于所述程序的各個(gè)模塊檢測(cè)出與其他模塊的依存關(guān)系的第1步驟、檢測(cè)出所述程序的各個(gè)模塊的處理量的第2步驟、使用檢測(cè)出的依存關(guān)系和處理量，判定以所述第1及第2程序控制模式中的哪一種模式執(zhí)行各個(gè)模塊的第3步驟。
9.根據(jù)權(quán)利要求8所述的程序最佳化方法，其特征在于還包括使用在所述步驟3得出的判定結(jié)果，在由所述多處理系統(tǒng)所具有的指令存儲(chǔ)器構(gòu)成的指令存儲(chǔ)器地址空間內(nèi)分配各個(gè)模塊的指令碼的步驟。
10.一種程序最佳化方法，是一種在具有多個(gè)處理器，并且，具有通過(guò)單一的程序控制使所述多個(gè)處理器動(dòng)作的第1程序控制模式和通過(guò)各自獨(dú)立的多個(gè)程序控制分別使所述多個(gè)處理器動(dòng)作的第2程序控制模式的多處理器系統(tǒng)中能夠執(zhí)行程序的最佳化方法，其特征在于包括使用記述有對(duì)應(yīng)所述多存儲(chǔ)器系統(tǒng)中所具有的各個(gè)處理器的對(duì)應(yīng)各種指令種類的電力消耗的電力消耗表，求出各個(gè)模塊的峰值電力和平均電力的第1步驟、參照求出的各個(gè)模塊的峰值電力和平均電力，判定以所述第1及第2程序控制模式中的哪一種模式執(zhí)行各個(gè)模塊的第2步驟。
全文摘要
一種多處理器系統(tǒng)，其中多個(gè)處理器(10、20)分別把表示VLIW模式或多線程模式的程序控制模式的信息保持在程序控制裝置(13、23)的程序同步標(biāo)識(shí)(13a、23a)中。使成為主處理器的處理器(10)進(jìn)行系統(tǒng)全體的程序控制，并且，當(dāng)程序同步標(biāo)識(shí)(13a)的信息被更新后，把該更新后的信息通知給保存程序的各個(gè)指令的指令保存部(30)。本發(fā)明能夠使多處理器系統(tǒng)適應(yīng)多樣化的處理，可提高全體系統(tǒng)的處理效率。
文檔編號(hào)G06F9/52GK1407455SQ0214210
公開(kāi)日2003年4月2日 申請(qǐng)日期2002年8月26日 優(yōu)先權(quán)日2001年9月3日
發(fā)明者笹川幸宏 申請(qǐng)人:松下電器產(chǎn)業(yè)株式會(huì)社