專利名稱：可降低同時(shí)切換輸出效應(yīng)的輸出電路及其控制方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種輸出電路，且特別涉及一種可降低同時(shí)切換輸出(Simultaneously Switching Outputs，以下簡(jiǎn)稱SSO)效應(yīng)的輸出電路及其控制方法。
舉例來(lái)說(shuō)，請(qǐng)參照

圖1，其為公知集成電路內(nèi)的輸出電路。以第一位(bitl)信號(hào)所連接的輸出緩沖器10來(lái)說(shuō)，第一電平信號(hào)連接至上推單元(Pull-UpUnit，PU)12以及下推單元(Pull-Down Unit，PD)14，而上推單元12與下推單元14串聯(lián)于一電源電壓(Vss)與一接地電壓(Gnd)之間，而上推單元12與下推單元14連接的節(jié)點(diǎn)即為第一輸出端(101)。當(dāng)?shù)谝晃粸楦唠娖綍r(shí)，上推單元12被驅(qū)動(dòng)，下推單元14關(guān)閉，因此第一輸出端輸出高電平，反之，當(dāng)?shù)谝晃粸榈碗娖綍r(shí)，下推單元14被驅(qū)動(dòng)，上推單元12關(guān)閉，因此第一輸出端輸出低電平。同理，其它的輸出緩沖器20~n0的工作原理也都相同。
由于公知的所有輸出緩沖器連接至共同的電源電壓(Vss)與接地電壓(Gnd)，因此當(dāng)輸出端發(fā)生變化時(shí)，就會(huì)產(chǎn)生SSO效應(yīng)。此SSO效應(yīng)即是輸出端的狀態(tài)轉(zhuǎn)換時(shí)，電源電壓(Vss)以及接地電壓(Gnd)所產(chǎn)生的彈跳(Bounce)噪聲所導(dǎo)致。由于輸出緩沖器在輸出端的狀態(tài)轉(zhuǎn)換時(shí)大電流流經(jīng)導(dǎo)線(Bounding Wires)、導(dǎo)線架(Leadframe)與插腳(Pin)等寄生電感(Parasitic Inductance)則成為主要的電源/接地彈跳噪聲。
請(qǐng)參照?qǐng)D2(a)至2(c)，其所繪示為公知的電平信號(hào)在輸出端狀態(tài)轉(zhuǎn)換時(shí)的波形變化示意圖。如圖2(a)所示，在最佳狀況時(shí)，輸出端由高電平切換至低電平的位數(shù)目與低電平切換至高電平的位數(shù)目相等時(shí)，此時(shí)的SSO效應(yīng)影響最小，即高電平切換至低電平的時(shí)間點(diǎn)與低電平切換至高電平的時(shí)間點(diǎn)約略相等，此時(shí)輸出端有最小的偏差(Skew)。
如圖2(b)所示，在較差的狀況時(shí)，輸出端由高電平切換至低電平的位數(shù)目小于低電平切換至高電平的位數(shù)目。此時(shí)的SSO效應(yīng)較大，即高電平切換至低電平的時(shí)間點(diǎn)會(huì)快于低電平切換至高電平的時(shí)間點(diǎn)。由圖中可知，低電平切換至高電平的時(shí)間點(diǎn)會(huì)比圖2(a)的最佳狀況延后Δt1的時(shí)間，而高電平切換至低電平的時(shí)間點(diǎn)會(huì)比圖2(a)的最佳狀況超前Δt3的時(shí)間。此時(shí)輸出端有較大的偏差。當(dāng)高電平切換至低電平的位數(shù)目遠(yuǎn)小于低電平切換至高電平的位數(shù)目時(shí)，Δt1與Δt3的時(shí)間會(huì)更長(zhǎng)，偏差也會(huì)更大。
同理，如圖2(c)所示，在較差的狀況時(shí)，輸出端由高電平切換至低電平的位數(shù)目大于低電平切換至高電平的位數(shù)目。此時(shí)的SSO效應(yīng)較大，即高電平切換至低電平的時(shí)間點(diǎn)慢于低電平切換至高電平的時(shí)間點(diǎn)。由圖中可知，高電平切換至低電平的時(shí)間會(huì)比圖2(a)的最佳狀況延后Δt2的時(shí)間，而低電平切換至高電平的時(shí)間會(huì)比圖2(a)的最佳狀況超前Δt4的時(shí)間，此時(shí)輸出端有較大的偏差。當(dāng)高電平切換至低電平的位數(shù)目遠(yuǎn)大于低電平切換至高電平的位數(shù)目時(shí)，Δt2與Δt4的時(shí)間會(huì)更長(zhǎng)，偏差也會(huì)更大。
在公知的輸出緩沖器的輸出端所連接的總線其操作速度不快時(shí)，這些SSO效應(yīng)所形成的偏差尚可忽略，也不會(huì)影響整個(gè)計(jì)算機(jī)或同步系統(tǒng)的整體效能。然而，在總線速度不斷提升下，SSO效應(yīng)所造成的偏差有可能因?yàn)闀r(shí)序的微小差異導(dǎo)致整個(gè)系統(tǒng)存取錯(cuò)誤的數(shù)據(jù)或者計(jì)算機(jī)系統(tǒng)死機(jī)的事情發(fā)生。因此，如何減少SSO效應(yīng)所造成的偏差進(jìn)而提升計(jì)算機(jī)系統(tǒng)的整體效能為本發(fā)明的重點(diǎn)。
根據(jù)上述構(gòu)想，本發(fā)明所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其中當(dāng)一高電平切換至一低電平的電平信號(hào)數(shù)目大于該低電平切換至該高電平的電平信號(hào)數(shù)目時(shí)，延遲該低電平切換至該高電平的所有這些電平信號(hào)在一上推延遲時(shí)間后輸出，且延遲該高電平切換至該低電平的所有這些電平信號(hào)在一下推延遲時(shí)間后輸出，其中該上推延遲時(shí)間大于該下推延遲時(shí)間。
根據(jù)上述構(gòu)想，本發(fā)明所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其中該上推延遲時(shí)間與該下推延遲時(shí)間用以使得這些電平信號(hào)中該低電平切換至該高電平的時(shí)間點(diǎn)約等于該高電平切換至該低電平的時(shí)間點(diǎn)。
根據(jù)上述構(gòu)想，本發(fā)明所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其中該上推延遲時(shí)間為一基本延遲時(shí)間加一第一偏移時(shí)間，該下推延遲時(shí)間為該基本延遲時(shí)間減一第二偏移時(shí)間。
根據(jù)上述構(gòu)想，本發(fā)明所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其中當(dāng)一低電平切換至一高電平的電平信號(hào)數(shù)目大于該高電平切換至該低電平的電平信號(hào)數(shù)目時(shí)，延遲該高電平切換至該低電平的所有這些電平信號(hào)在一下推延遲時(shí)間后輸出，且延遲該低電平切換至該高電平的所有這些電平信號(hào)在一上推延遲時(shí)間后輸出，其中下推延遲時(shí)間大于該上推延遲時(shí)間。
根據(jù)上述構(gòu)想，本發(fā)明所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其中該下推延遲時(shí)間與該上推延遲時(shí)間用以使得這些電平信號(hào)中該高電平切換至該低電平的時(shí)間點(diǎn)約等于該低電平切換至該高電平的時(shí)間點(diǎn)。
根據(jù)上述構(gòu)想，本發(fā)明所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其中該下推延遲時(shí)間為該基本延遲時(shí)間加一第三偏移時(shí)間，該上推延遲時(shí)間為該基本延遲時(shí)間減一第四偏移時(shí)間。
根據(jù)上述構(gòu)想，本發(fā)明所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其中該延遲單元包括一加減法器，電連接至該比較電路與輸出信號(hào)中的相對(duì)應(yīng)位，將一默認(rèn)值與該比較電路所產(chǎn)生的延遲信號(hào)進(jìn)行一運(yùn)算得到一結(jié)果并輸出，而該運(yùn)算對(duì)應(yīng)該比較電路所發(fā)出的一控制信號(hào)與輸出信號(hào)中相對(duì)應(yīng)位的控制而決定為加法或減法；以及一可調(diào)整延遲電路，電連接于該加減法器與輸出信號(hào)中的相對(duì)應(yīng)位，對(duì)應(yīng)該加減法器所輸出的結(jié)果而決定其提供給輸出信號(hào)中相對(duì)應(yīng)位的延遲時(shí)間的長(zhǎng)短。
根據(jù)上述構(gòu)想，本發(fā)明所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其中該控制信號(hào)代表當(dāng)輸出信號(hào)中高電平切換至低電平的電平信號(hào)數(shù)目大于或小于低電平切換至高電平的電平信號(hào)數(shù)目的狀態(tài)。
根據(jù)上述構(gòu)想，本發(fā)明所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其中該可調(diào)整延遲電路包括數(shù)個(gè)串接的緩沖器，該輸出數(shù)據(jù)中的相對(duì)應(yīng)位輸入至這些串接的緩沖器中第一個(gè)緩沖器的輸入端；以及一多任務(wù)器，電連接于該加減法器，其具有數(shù)個(gè)輸入端，每一該輸入端可對(duì)應(yīng)連接至串接的這些緩沖器的輸出端，且這些輸入端其中之一連接至該輸出信號(hào)中的相對(duì)應(yīng)位，該加減法器所輸出的結(jié)果用以選擇該多任務(wù)器的這些輸入端其中之一來(lái)輸出。
本發(fā)明的另一方而為一種降低同時(shí)切換輸出效應(yīng)的輸出數(shù)據(jù)的控制方法，該輸出數(shù)據(jù)包括有數(shù)個(gè)電平信號(hào)，包括下列步驟比較該輸出數(shù)據(jù)與前一筆輸出數(shù)據(jù)；當(dāng)一高電平切換至一低電平的電平信號(hào)數(shù)目大于該低電平切換至該高電平的電平信號(hào)數(shù)目時(shí)，延遲該低電平切換至該高電平的所有這些電平信號(hào)在一第一上推延遲時(shí)間后輸出，延遲該高電平切換至該低電平的所有這些電平信號(hào)在一第一下推延遲時(shí)間后輸出，其中該第一上推延遲時(shí)間大于該第一下推延遲時(shí)間；以及當(dāng)該低電平切換至該高電平的電平信號(hào)數(shù)目大于該高電平切換至該低電平的電平信號(hào)數(shù)目時(shí)，延遲該高電平切換至該低電平的所有這些電平信號(hào)在一第二下推延遲時(shí)間后輸出，延遲該低電平切換至該高電平的所有這些電平信號(hào)在一第二上推延遲時(shí)間后輸出，其中該第二下推延遲時(shí)間大于該第二上推延遲時(shí)間。
根據(jù)上述構(gòu)想，本發(fā)明所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其中當(dāng)?shù)谝簧贤蒲舆t時(shí)間大于該第一下推延遲時(shí)間時(shí)，該第一上推延遲時(shí)間為一基本延遲時(shí)間加一第一偏移時(shí)間，該第一下推延遲時(shí)間為該基本延遲時(shí)間減一第二偏移時(shí)間。
根據(jù)上述構(gòu)想，本發(fā)明所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其中當(dāng)?shù)诙峦蒲舆t時(shí)間大于該第二上推延遲時(shí)間時(shí)，該第二下推延遲時(shí)間為該基本延遲時(shí)間加一第三偏移時(shí)間，該第二上推延遲時(shí)間為該基本延遲時(shí)間減一第四偏移時(shí)間。
根據(jù)上述構(gòu)想，本發(fā)明所述的可降低同時(shí)切換輸出效應(yīng)的輸出數(shù)據(jù)的控制方法，其中延遲該低電平切換至該高電平的所有這些電平信號(hào)該第一或第二上推延遲時(shí)間后輸出與延遲該高電平切換至該低電平的所有這些電平信號(hào)該第一或第二下推延遲時(shí)間后輸出，用以使得這些電平信號(hào)中該低電平切換至該高電平的時(shí)間點(diǎn)約等于該高電平切換至該低電平的時(shí)間點(diǎn)。
為讓本發(fā)明的上述目的、特征和優(yōu)點(diǎn)能更明顯易懂，下文特舉較佳實(shí)施例，并配合附圖作詳細(xì)說(shuō)明如下。
其中，附圖標(biāo)記說(shuō)明如下10~n0 輸出緩沖器12上推單元14下推單元110~1n0 輸出緩沖器112 上推單元114 下推單元116 延遲單元30加減法器31可調(diào)整延遲電路32輸出80比較電路82控制信號(hào)84延遲信號(hào)
92、94、96緩沖器98多任務(wù)器至于比較電路80接收第一電平信號(hào)(bit 1)至第n位(bit n)的信號(hào)而產(chǎn)生控制信號(hào)82與延遲信號(hào)(PD Delay Signal)84，其中控制信號(hào)82代表當(dāng)高電平切換至低電平的電平信號(hào)數(shù)目大于或小于低電平切換至高電平的電平信號(hào)數(shù)目的狀態(tài)(例如當(dāng)高電平切換至低電平的電平信號(hào)數(shù)目大于低電平切換至高電平的電平信號(hào)數(shù)目時(shí)，控制信號(hào)82為低電平，而當(dāng)高電平切換至低電平的電平信號(hào)數(shù)目小于低電平切換至高電平的電平信號(hào)數(shù)目時(shí)，控制信號(hào)82為高電平)。至于延遲信號(hào)(PD Delay Signal)84則用以控制輸出緩沖器中的延遲單元的延遲時(shí)間，使得每一電平信號(hào)都必須根據(jù)延遲信號(hào)所指定的延遲時(shí)間進(jìn)行延遲后才會(huì)輸入至上推單元與下推單元中。
再請(qǐng)參見(jiàn)圖3(b)，其為上述延遲單元116的內(nèi)部方塊示意圖，主要包括有一加減法器30以及一可調(diào)整延遲電路31，其中加減法器30根據(jù)比較電路80所發(fā)出的控制信號(hào)82與輸出信號(hào)中相對(duì)應(yīng)位(bit n)的控制而進(jìn)行加法或減法的切換，另外，比較電路80所產(chǎn)生的延遲信號(hào)(PD Delay Signal)84也被送至該加減法器30進(jìn)行處理。
由公知的電路分析可知，當(dāng)輸出數(shù)據(jù)在狀態(tài)轉(zhuǎn)換時(shí)會(huì)產(chǎn)生SSO效應(yīng)，導(dǎo)致較大的偏差(Skew)。
舉例來(lái)說(shuō)，輸出數(shù)據(jù)由高電平切換至低電平的位數(shù)目小于低電平切換至高電平的位數(shù)目時(shí)，低電平切換至高電平的時(shí)間點(diǎn)會(huì)較最佳狀況延后Δt1的時(shí)間，而高電平切換至低電平的時(shí)間點(diǎn)會(huì)較最佳狀況超前Δt3的時(shí)間(如圖2(b)所示)。同理，輸出數(shù)據(jù)由高電平切換至低電平的位數(shù)目大于低電平切換至高電平的位數(shù)目時(shí)，高電平切換至低電平的時(shí)間點(diǎn)會(huì)較正常延后Δt2的時(shí)間，低電平切換至高電平的時(shí)間點(diǎn)會(huì)較正常超前Δt4的時(shí)間(如圖2(c)所示)。
因此，圖3(a)中的比較電路80用來(lái)比較新的輸出信號(hào)與前一筆輸出信號(hào)之間所有電平信號(hào)的變化狀態(tài)。以下舉例說(shuō)明(I)當(dāng)新的輸出信號(hào)與前一筆輸出信號(hào)經(jīng)比較結(jié)果發(fā)現(xiàn)高電平切換至低電平的位數(shù)目小于低電平切換至高電平的位數(shù)目，以8位數(shù)據(jù)為例，假如位0至位6由低電平切換至高電平，而位7由高電平切換至低電平時(shí)，所有的加減法器從比較電路所接收到的控制信號(hào)將處于高電平(即邏輯“1”)，而位0至位6的加減法器從輸出信號(hào)中相對(duì)應(yīng)位所接收到的數(shù)據(jù)也為高電平(即邏輯“1”)，至于位7的加減法器從輸出信號(hào)中相對(duì)應(yīng)位所接收到的數(shù)據(jù)則為低電平(即邏輯“0”)。而加減法器根據(jù)下列表一進(jìn)行加減法的切換。
表一

而延遲信號(hào)(PD Delay Signal)84用以控制輸出緩沖器中的延遲單元的延遲時(shí)間。以8位數(shù)據(jù)為例，當(dāng)?shù)碗娖角袚Q至高電平的位數(shù)目大于高電平切換至低電平的位數(shù)目超出一定值以上(例如超出2個(gè)以上)時(shí)，延遲信號(hào)(PDDelay Signal)84輸出高電平(即邏輯“1”)，反之，當(dāng)?shù)碗娖角袚Q至高電平的位數(shù)目大于高電平切換至低電平的位數(shù)目并未超出一定值以上(例如超出2個(gè)以上)時(shí)，延遲信號(hào)(PD Delay Signal)84輸出低電平(即邏輯“0”)。如此一來(lái)，在上例中，位0至位6的加減法器將對(duì)默認(rèn)值(本例輸入為10)與延遲信號(hào)(此時(shí)為邏輯“1”)進(jìn)行減法運(yùn)算后得到一結(jié)果(此時(shí)輸出32為01)而輸出至可調(diào)整延遲電路31，使得可調(diào)整延遲電路31提供一第二短的延遲時(shí)間(基本延遲時(shí)間t減Δt，即，t-Δt)，而位7的加減法器將對(duì)默認(rèn)值(本例輸入為10)與延遲信號(hào)(此時(shí)為邏輯“1”)進(jìn)行加法運(yùn)算后得到一結(jié)果(此時(shí)輸出32為11)而輸出至可調(diào)整延遲電路31，使得可調(diào)整延遲電路31提供一最長(zhǎng)的延遲時(shí)間(基本延遲時(shí)間t加Δt，即，t+Δt)。由于在本例中，低電平切換至高電平的位數(shù)目較多，所以在SSO效應(yīng)下，原本低電平切換至高電平的時(shí)間點(diǎn)會(huì)延后(Δt1)，高電平切換至低電平的時(shí)間會(huì)超前(Δt3)，但經(jīng)過(guò)上述的補(bǔ)償調(diào)整后，高電平切換至低電平與低電平切換至高電平的時(shí)間點(diǎn)可以大約同時(shí)發(fā)生。
而假如位0至位1由低電平切換至高電平，位2至位6的電平維持不變，而位7由高電平切換至低電平時(shí)，所有的加減法器從比較電路所接收到的控制信號(hào)82也處于高電平(即邏輯“1”)，而位0至位1的加減法器從輸出信號(hào)中相對(duì)應(yīng)位所接收到的數(shù)據(jù)也為高電平(即邏輯“1”)，而位7的加減法器從輸出信號(hào)中相對(duì)應(yīng)位所接收到的數(shù)據(jù)則為低電平(即邏輯“0”)。至于延遲信號(hào)(PD Delay Signal)84則輸出低電平(即邏輯“0”)。如此一來(lái)，位0至位1的加減法器將對(duì)默認(rèn)值(本例輸入為10)與延遲信號(hào)(此時(shí)為邏輯“0”)進(jìn)行減法運(yùn)算后得到一結(jié)果(此時(shí)輸出32為10)而輸出至可調(diào)整延遲電路31，使得可調(diào)整延遲電路31提供一基本延遲時(shí)間(t)，位2至位6的電平不變，因此并無(wú)影響。至于位7的加減法器將對(duì)默認(rèn)值(本例輸入為10)與延遲信號(hào)(此時(shí)為邏輯“0”)進(jìn)行加法運(yùn)算后得到一結(jié)果(此時(shí)輸出32為10)而輸出至可調(diào)整延遲電路31，使得可調(diào)整延遲電路31也提供一基本延遲時(shí)間(t)。由于此例中，高電平切換至低電平與低電平切換至高電平的位數(shù)相差不大，因此SS0效應(yīng)并不大，故本實(shí)施例手段于此時(shí)并未進(jìn)行時(shí)間點(diǎn)的調(diào)整。
(II)當(dāng)新的輸出信號(hào)與前一筆輸出信號(hào)經(jīng)比較結(jié)果發(fā)現(xiàn)高電平切換至低電平的位數(shù)目大于低電平切換至高電平的位數(shù)目，以8位數(shù)據(jù)為例，假如位0至位6由高電平切換至低電平，而位7由低電平切換至高電平時(shí)，所有的加減法器從比較電路所接收到的控制信號(hào)82將處于低電平(即邏輯“0”)，而位0至位6的加減法器從輸出信號(hào)中相對(duì)應(yīng)位所接收到的數(shù)據(jù)也為低電平(即邏輯“0”)，至于位7的加減法器從輸出信號(hào)中相對(duì)應(yīng)位所接收到的數(shù)據(jù)則為高電平(即邏輯“1”)。而加減法器根據(jù)上列表一進(jìn)行加減法的切換，至于延遲信號(hào)(PD Delay Signal)84用以控制輸出緩沖器中的延遲單元的延遲時(shí)間。以8位數(shù)據(jù)為例，當(dāng)高電平切換至低電平的位數(shù)目大于低電平切換至高電平的位數(shù)目超出一定值以上(例如超出2個(gè)以上)時(shí)，延遲信號(hào)(PD DelaySignal)84輸出高電平(即邏輯“1”)，反之，高電平切換至低電平的位數(shù)目大于低電平切換至高電平的位數(shù)目并未超出一定值以上(例如超出2個(gè)以上)時(shí)，延遲信號(hào)(PD Delay Signal)84輸出低電平(即邏輯“0”)。如此一來(lái)，位0至位6的加減法器將對(duì)默認(rèn)值(本例輸入為10)與延遲信號(hào)(此時(shí)為邏輯“1”)進(jìn)行減法運(yùn)算后得到一結(jié)果(此時(shí)輸出32為01)而輸出至可調(diào)整延遲電路31，使得可調(diào)整延遲電路31提供一較短的延遲時(shí)間(基本延遲時(shí)間t減Δt，即，t-Δt)，而位7的加減法器將對(duì)默認(rèn)值(本例輸入為10)與延遲信號(hào)(此時(shí)為邏輯“1”)進(jìn)行加法運(yùn)算后得到一結(jié)果(此時(shí)輸出32為11)而輸出至可調(diào)整延遲電路31，使得可調(diào)整延遲電路31提供一最長(zhǎng)的延遲時(shí)間(基本延遲時(shí)間t加Δt，即，t+Δt)。由于在本例中，低電平切換至高電平的位數(shù)目較多，所以在SSO效應(yīng)下，低電平切換至高電平的時(shí)間點(diǎn)會(huì)延后(Δt1)，高電平切換至低電平的時(shí)間會(huì)超前(Δt3)。但經(jīng)過(guò)上述的補(bǔ)償調(diào)整后，高電平切換至低電平與低電平切換至高電平的時(shí)間點(diǎn)可以調(diào)整成大約同時(shí)發(fā)生。
而假如位0至位1是由高電平切換至低電平，位2至位6的電平維持不變，而位7由低電平切換至高電平時(shí)，所有的加減法器從比較電路所接收到的控制信號(hào)82也處于高電平(即邏輯“1”)，而位0至位1的加減法器從輸出信號(hào)中相對(duì)應(yīng)位所接收到的數(shù)據(jù)也為低電平(即邏輯“0”)，而位7的加減法器從輸出信號(hào)中相對(duì)應(yīng)位所接收到的數(shù)據(jù)則為高電平(即邏輯”1”)。至于延遲信號(hào)(PD Delay Signal)84則輸出低電平(即位“0”)。如此一來(lái)，位0至位1的加減法器將對(duì)默認(rèn)值(本例為10)與延遲信號(hào)(此時(shí)為邏輯”0”)進(jìn)行減法運(yùn)算后得到一結(jié)果(此時(shí)為10)而輸出至可調(diào)整延遲電路31，使得可調(diào)整延遲電路31提供一基本延遲時(shí)間(t)，位2至位6的電平不變，因此并無(wú)影響。至于位7的加減法器將對(duì)默認(rèn)值(本例為10)與延遲信號(hào)(此時(shí)為邏輯”0”)進(jìn)行加法運(yùn)算后得到一選擇信號(hào)(此時(shí)為10)而輸出至可調(diào)整延遲電路31，使得可調(diào)整延遲電路31也提供一基本延遲時(shí)間(t)。由于此例中，高電平切換至低電平與低電平切換至高電平的位數(shù)相差不大，因此SSO效應(yīng)并不大，故本實(shí)施例手段于此時(shí)并未進(jìn)行時(shí)間點(diǎn)的調(diào)整。
(III)至于新的輸出信號(hào)與前一筆輸出信號(hào)經(jīng)比較結(jié)果發(fā)現(xiàn)高電平切換至低電平的位數(shù)目等于低電平切換至高電平的位數(shù)目時(shí)，基本上將無(wú)SSO效應(yīng)，因此比較電路所提供的延遲信號(hào)使所有延遲單元進(jìn)行一基本延遲時(shí)間t的延遲即可。
請(qǐng)參照?qǐng)D4，其所繪示為可調(diào)整延遲電路31的一實(shí)施例。在此可調(diào)整延遲電路31中，電平信號(hào)(bit)輸入至第一個(gè)緩沖器92，而三個(gè)緩沖器92、94、96串接在一起，第三個(gè)緩沖器96輸出端連接至多任務(wù)器98的“11”輸入端，第二個(gè)緩沖器94輸出端連接至多任務(wù)器98的“10”輸入端，第一個(gè)緩沖器92輸出端連接至多任務(wù)器98的“01”輸入端，電平信號(hào)連接至多任務(wù)器98的“00”輸入端。由于每個(gè)緩沖器都會(huì)延遲一特定時(shí)間，因此由加減法器運(yùn)算后所得的一2位選擇信號(hào)可以選擇多任務(wù)器98中任一個(gè)輸入端的信號(hào)來(lái)輸出(0ut)，即“11”端可輸出延遲最多時(shí)間的電平信號(hào)，依此類推，“00”端可輸出延遲最少時(shí)間的電平信號(hào)。假設(shè)將多任務(wù)器98的“10”輸入端所延遲的時(shí)間視為基本延遲時(shí)間。如果需要電平信號(hào)的延遲較基本延遲時(shí)間短，則可選擇“00”或者“01”輸入端的信號(hào)來(lái)作輸出。反之，如果需要電平信號(hào)的延遲較基本延遲時(shí)間長(zhǎng)，則選擇信號(hào)可選擇“11”輸入端的信號(hào)來(lái)作輸出。當(dāng)然，本可調(diào)整延遲電路31僅為一實(shí)施例，在實(shí)際的應(yīng)用上，可提出更多輸入端的多任務(wù)器以及更多緩沖器串聯(lián)所組成的可調(diào)整延遲電路31，用以對(duì)應(yīng)更精細(xì)的延遲調(diào)整需求。
請(qǐng)參照?qǐng)D5(a)至5(c)，其所繪示為本發(fā)明電平信號(hào)輸出狀態(tài)轉(zhuǎn)換時(shí)的波形變化示意圖。如圖5(a)所示，在最佳狀況時(shí)，輸出端由高電平切換至低電平的位數(shù)目與低電平切換至高電平的位數(shù)目相等，此時(shí)的上推延遲信號(hào)與下推延遲信號(hào)所代表的上推延遲時(shí)間與下推延遲時(shí)間相等皆為基本延遲時(shí)間t，即高電平切換至低電平的時(shí)間點(diǎn)與低電平切換至高電平的時(shí)間點(diǎn)相同一起延后基本延遲時(shí)間t，可得到最小偏差的輸出信號(hào)。
如圖5(b)所示，當(dāng)輸出端由高電平切換至低電平的位數(shù)目小于低電平切換至高電平的位數(shù)目時(shí)，此時(shí)的SS0效應(yīng)會(huì)使得低電平切換至高電平的時(shí)間點(diǎn)較正常延后Δt1的時(shí)間，高電平切換至低電平的時(shí)間點(diǎn)較正常超前Δt3的時(shí)間，此時(shí)的上推延遲信號(hào)可延遲t+Δt3的上推延遲時(shí)間，下推延遲信號(hào)可延遲t-Δt1的下推延遲時(shí)間。因此，高電平切換至低電平的時(shí)間點(diǎn)與低電平切換至高電平的時(shí)間點(diǎn)相同，即可得到最小偏差的輸出信號(hào)。
如圖5(c)所示，當(dāng)輸出端由高電平切換至低電平的位數(shù)目大于低電平切換至高電平的位數(shù)目時(shí)，此時(shí)的SS0效應(yīng)會(huì)使得高電平切換至低電平的時(shí)間點(diǎn)較正常延后Δt2的時(shí)間，低電平切換至高電平的時(shí)間點(diǎn)較正常超前Δt4的時(shí)間，此時(shí)的上推延遲信號(hào)可延遲t+Δt4的上推延遲時(shí)間，下推延遲信號(hào)可延遲t-Δt2的下推延遲時(shí)間。因此，高電平切換至低電平的時(shí)間點(diǎn)與低電平切換至高電平的時(shí)間點(diǎn)相同，即可得到最小偏差的輸出信號(hào)。
本發(fā)明的優(yōu)點(diǎn)為提出一種可降低同時(shí)切換輸出效應(yīng)的輸出電路及其控制方法。利用比較電路來(lái)比較前后二筆輸出數(shù)據(jù)，并延遲高電平切換至低電平的時(shí)間點(diǎn)或者低電平切換至高電平的時(shí)間點(diǎn)，達(dá)到高電平切換至低電平的時(shí)間點(diǎn)與低電平切換至高電平的時(shí)間點(diǎn)相同，進(jìn)而降低SS0效應(yīng)所產(chǎn)生的偏差的問(wèn)題。
綜上所述，雖然本發(fā)明已以較佳實(shí)施例公開(kāi)如上，然其并非用以限定本發(fā)明，任何本領(lǐng)域普通技術(shù)人員，在不脫離本發(fā)明的精神和范圍內(nèi)，當(dāng)可作各種等效更動(dòng)與潤(rùn)飾，因此本發(fā)明的保護(hù)范圍以權(quán)利要求為準(zhǔn)。
權(quán)利要求
1.一種可降低同時(shí)切換輸出效應(yīng)的輸出電路，用以處理包括有數(shù)個(gè)電平信號(hào)的一輸出數(shù)據(jù)，其特征在于，包括數(shù)個(gè)輸出緩沖器，每一該輸出緩沖器包括一延遲單元、一上推單元與一下推單元，該延遲單元連接至該上推單元與該下推單元，且該上推單元與該下推單元串聯(lián)于一電源電壓與一接地電壓之間，而該上推單元與該下推單元所連接的一節(jié)點(diǎn)即為一輸出端，其中，每一該電平信號(hào)可對(duì)應(yīng)至這些輸出緩沖器其中之一，且連接至對(duì)應(yīng)的該輸出緩沖器內(nèi)的該延遲單元；以及一比較電路，該比較電路接收該輸出數(shù)據(jù)并與上一筆輸出數(shù)據(jù)相比較，用以產(chǎn)生一延遲信號(hào)輸出至這些輸出緩沖器內(nèi)的這些延遲單元。
2.如權(quán)利要求1所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其特征在于，當(dāng)一高電平切換至一低電平的電平信號(hào)數(shù)目大于該低電平切換至該高電平的電平信號(hào)數(shù)目時(shí)，延遲該低電平切換至該高電平的所有這些電平信號(hào)在一上推延遲時(shí)間后輸出，且延遲該高電平切換至該低電平的所有這些電平信號(hào)在一下推延遲時(shí)間后輸出，其中該上推延遲時(shí)間大于該下推延遲時(shí)間。
3.如權(quán)利要求2所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其特征在于，該上推延遲時(shí)間為一基本延遲時(shí)間加一第一偏移時(shí)間，該下推延遲時(shí)間為該基本延遲時(shí)間減一第二偏移時(shí)間。
4.如權(quán)利要求1所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其特征在于，當(dāng)一低電平切換至一高電平的電平信號(hào)數(shù)目大于該高電平切換至該低電平的電平信號(hào)數(shù)目時(shí)，延遲該高電平切換至該低電平的所有這些電平信號(hào)在一下推延遲時(shí)間后輸出，且延遲該低電平切換至該高電平的所有這些電平信號(hào)在一上推延遲時(shí)間后輸出，其中下推延遲時(shí)間大于該上推延遲時(shí)間。
5.如權(quán)利要求4所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其特征在于，該下推延遲時(shí)間為該基本延遲時(shí)間加一第三偏移時(shí)間，該上推延遲時(shí)間為該基本延遲時(shí)間減一第四偏移時(shí)間。
6.如權(quán)利要求1所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其特征在于，該延遲單元包括一加減法器，電連接至該比較電路與輸出信號(hào)中的相對(duì)應(yīng)位，將一默認(rèn)值與該比較電路所產(chǎn)生的延遲信號(hào)進(jìn)行一運(yùn)算得到一結(jié)果并輸出，而該運(yùn)算對(duì)應(yīng)該比較電路所發(fā)出的一控制信號(hào)與輸出信號(hào)中相對(duì)應(yīng)位的控制而決定為加法或減法；以及一可調(diào)整延遲電路，電連接于該加減法器與輸出信號(hào)中的相對(duì)應(yīng)位，對(duì)應(yīng)該加減法器所輸出的結(jié)果而決定其提供給輸出信號(hào)中相對(duì)應(yīng)位的延遲時(shí)間的長(zhǎng)短。
7.如權(quán)利要求6所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其特征在于，該控制信號(hào)代表當(dāng)輸出信號(hào)中高電平切換至低電平的電平信號(hào)數(shù)目大于或小于低電平切換至高電平的電平信號(hào)數(shù)目的狀態(tài)。
8.如權(quán)利要求6所述的可降低同時(shí)切換輸出效應(yīng)的輸出電路，其特征在于，該可調(diào)整延遲電路包括數(shù)個(gè)串接的緩沖器，該輸出數(shù)據(jù)中的相對(duì)應(yīng)位為輸入至這些串接的緩沖器中第一個(gè)緩沖器的輸入端；以及一多任務(wù)器，電連接于該加減法器，其具有數(shù)個(gè)輸入端，每一該輸入端可對(duì)應(yīng)連接至串接的這些緩沖器的輸出端，且這些輸入端其中之一連接至該輸出信號(hào)中的相對(duì)應(yīng)位，該加減法器所輸出的結(jié)果用以選擇該多任務(wù)器的這些輸入端其中之一來(lái)輸出。
9.一種降低同時(shí)切換輸出效應(yīng)的輸出數(shù)據(jù)的控制方法，該輸出數(shù)據(jù)包括有數(shù)個(gè)電平信號(hào)，其特征在于，該方法包括下列步驟比較該輸出數(shù)據(jù)與前一筆輸出數(shù)據(jù)；當(dāng)一高電平切換至一低電平的電平信號(hào)數(shù)目大于該低電平切換至該高電平的電平信號(hào)數(shù)目時(shí)，延遲該低電平切換至該高電平的所有這些電平信號(hào)在一第一上推延遲時(shí)間后輸出，延遲該高電平切換至該低電平的所有這些電平信號(hào)在一第一下推延遲時(shí)間后輸出，其中該第一上推延遲時(shí)間大于該第一下推延遲時(shí)間；以及當(dāng)該低電平切換至該高電平的電平信號(hào)數(shù)目大于該高電平切換至該低電平的電平信號(hào)數(shù)目時(shí)，延遲該高電平切換至該低電平的所有這些電平信號(hào)在一第二下推延遲時(shí)間后輸出，延遲該低電平切換至該高電平的所有這些電平信號(hào)在一第二上推延遲時(shí)間后輸出，其中該第二下推延遲時(shí)間大于該第二上推延遲時(shí)間。
10.如權(quán)利要求9所述的可降低同時(shí)切換輸出效應(yīng)的輸出數(shù)據(jù)的控制方法，其特征在于，當(dāng)?shù)谝簧贤蒲舆t時(shí)間大于該第一下推延遲時(shí)間時(shí)，該第一上推延遲時(shí)間為一基本延遲時(shí)間加一第一偏移時(shí)間，該第一下推延遲時(shí)間為該基本延遲時(shí)間減一第二偏移時(shí)間。
11.如權(quán)利要求9所述的可降低同時(shí)切換輸出效應(yīng)的輸出數(shù)據(jù)的控制方法，其特征在于，當(dāng)?shù)诙峦蒲舆t時(shí)間大于該第二上推延遲時(shí)間時(shí)，該第二下推延遲時(shí)間為該基本延遲時(shí)間加一第三偏移時(shí)間，該第二上推延遲時(shí)間為該基本延遲時(shí)間減一第四偏移時(shí)間。
全文摘要
本發(fā)明涉及一種可降低同時(shí)切換輸出(Simultaneously Switching Outputs，以下簡(jiǎn)稱SSO)效應(yīng)的輸出電路及其控制方法。本發(fā)明包括一比較電路用以比較前后二筆輸出數(shù)據(jù)的差異程度，并且輸出延遲信號(hào)，而輸出電路內(nèi)的延遲單元會(huì)根據(jù)延遲信號(hào)來(lái)決定每一電平信號(hào)的切換時(shí)間點(diǎn)，用以達(dá)到所有的輸出信號(hào)約可在同一時(shí)間點(diǎn)開(kāi)始切換，因此可降低SSO效應(yīng)所造成偏差(Skew)過(guò)大的問(wèn)題。
文檔編號(hào)G06F7/00GK1421765SQ02157178
公開(kāi)日2003年6月4日 申請(qǐng)日期2002年12月16日 優(yōu)先權(quán)日2002年12月16日
發(fā)明者魏毅光, 張棋, 何桓蓁 申請(qǐng)人:威盛電子股份有限公司