專利名稱：時(shí)鐘電路的方法與設(shè)備的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及時(shí)鐘，更具體涉及提供同步信號(hào)的時(shí)鐘。
背景技術(shù)：
大多數(shù)集成電路是同步操作的，并利用至少一個(gè)主時(shí)鐘，由該主時(shí)鐘生成其它時(shí)鐘。產(chǎn)生多個(gè)時(shí)鐘是為了用于不同的目的和不同的位置。該集成電路的不同功能有著適用于此特殊目的的不同時(shí)鐘。對(duì)于一個(gè)處理系統(tǒng)，希望對(duì)于每一個(gè)時(shí)鐘周期，可以使用諸如執(zhí)行該處理系統(tǒng)的指令集中的任一指令等多種選項(xiàng)。時(shí)鐘的速度，一方面希望是快的，另一方面也應(yīng)該足夠慢，以便使完成一個(gè)指令所必需的所有操作都能夠完成。有些所需的操作涉及在單個(gè)時(shí)鐘周期內(nèi)完成盡可能多的事情。為做到這一點(diǎn)，需要提供所需的時(shí)鐘來獲得這些結(jié)果。一項(xiàng)現(xiàn)有技術(shù)通過加倍時(shí)鐘頻率來提供這些操作所需的時(shí)鐘。
這一加倍頻率的方法的一個(gè)缺點(diǎn)是需要為此提供一個(gè)鎖相環(huán)。鎖相環(huán)本身通常需要一個(gè)壓控振蕩器(VCO)。為適當(dāng)操作，在集成電路上需要大量設(shè)計(jì)資源和空間。其結(jié)果是既耗時(shí)間又耗空間。
因此，需要為在單個(gè)周期內(nèi)執(zhí)行多項(xiàng)操作提供一種不需要利用鎖相環(huán)來加倍頻率的時(shí)鐘機(jī)制。


圖1是依照所述發(fā)明的一個(gè)實(shí)施例的處理系統(tǒng)的框圖；圖2是一個(gè)時(shí)序圖，以便于理解圖1所示的處理系統(tǒng)的操作；和圖3是圖1所示的處理系統(tǒng)的一個(gè)部分的詳細(xì)框圖。
本領(lǐng)域技術(shù)人員應(yīng)該認(rèn)識(shí)到，圖中的組件遵照簡潔和清晰的原則來繪制，并不一定必需按照比例繪制的。例如，圖中某些組件的尺寸相對(duì)于其它組件而言被夸大了，以便于增進(jìn)對(duì)本發(fā)明的實(shí)施例的理解。
具體實(shí)施例方式
下面將要描述的技術(shù)提供了在系統(tǒng)時(shí)鐘的單個(gè)周期內(nèi)操作內(nèi)存的一種方法。產(chǎn)生的第二個(gè)時(shí)鐘大體上與主時(shí)鐘有90度的相差。這提供了位于主時(shí)鐘的相鄰時(shí)鐘邊沿中點(diǎn)的時(shí)鐘邊沿。增加的時(shí)鐘邊沿提供的好處在于，使得內(nèi)存可以在單個(gè)周期內(nèi)寫入和讀出。
圖1所示的處理系統(tǒng)10包括處理器12，內(nèi)存14和可編程延遲器16。處理器12根據(jù)全局時(shí)鐘GC提供的時(shí)序進(jìn)行操作。內(nèi)存14通過兩組總線A1和A2與處理器12連接。每組總線有一條讀總線，一條寫總線，和一條地址總線。內(nèi)存14根據(jù)全局時(shí)鐘GC和延遲全局時(shí)鐘DGC所提供的時(shí)序進(jìn)行操作?？删幊萄舆t器16提供延遲全局時(shí)鐘DGC，該時(shí)鐘的頻率與全局時(shí)鐘GC相同，相位基本上延遲90度。
圖2所示的時(shí)序圖示出了基于時(shí)鐘GC和DGC的時(shí)鐘邊沿的一些功能操作。時(shí)鐘周期的開始被認(rèn)為發(fā)生在全局時(shí)鐘GC的上升沿，其終止發(fā)生在下一個(gè)上升沿，該上升沿也被指定為下一個(gè)時(shí)鐘周期的開始。全局時(shí)鐘GC的下降沿位于時(shí)鐘周期的中間。全局時(shí)鐘GC理想地具有50％的占空比。延遲全局時(shí)鐘在周期的約25％處具有上升沿，在周期的約75％處具有下降沿。這樣，如圖2所示，每個(gè)周期可認(rèn)為擁有四個(gè)時(shí)鐘邊沿，以位于全局時(shí)鐘GC的上升沿處的P0為始，繼之以P1、P2和P3，它們分別位于延遲時(shí)鐘DGC的時(shí)鐘上升沿處、全局時(shí)鐘GC的下降沿處和延遲全局時(shí)鐘DGC的下降沿處。
在操作中，可能希望處理器12執(zhí)行一次讀和一次寫。在讀、寫的地址均已知，寫的數(shù)據(jù)也已知的情形下，有機(jī)會(huì)在同一個(gè)周期內(nèi)執(zhí)行讀和寫，以提高操作速度。在此情況中，處理器12于周期開始之前在地址總線A1和A2上提供地址。地址鎖存于P3與P0之間，并保持到P3的下一次出現(xiàn)。假設(shè)在此情況中總線組A1用于讀，在周期開始處P0，按照地址總線A1上地址的選取來啟用內(nèi)存14的一行。在P2處啟用內(nèi)存14內(nèi)的讀出放大器，使得待讀的數(shù)據(jù)有效并在P2處被時(shí)鐘輸出(clock out)到A1數(shù)據(jù)總線上。數(shù)據(jù)保持有效，直到下一個(gè)P2出現(xiàn)。同樣是在P2處，根據(jù)地址總線A2上的地址，可訪問內(nèi)存的另一行，待寫的數(shù)據(jù)在寫總線A2被采樣。待寫的數(shù)據(jù)必須至少在P2之前的短暫建立時(shí)間內(nèi)是有效的。在P3處，鎖存下一組地址，從而在P0為下一個(gè)周期的開始做好準(zhǔn)備。
這一能力有利于提供高操作速度。它使得讀和寫能夠在單個(gè)周期內(nèi)進(jìn)行。類似地，通過將兩組總線A1和A2與全局時(shí)鐘GC和延遲全局時(shí)鐘DGC結(jié)合使用，可以在同一周期內(nèi)進(jìn)行兩次讀或兩次寫。
處理器12通過持續(xù)更新可編程延遲器16的延遲來將延遲全局時(shí)鐘保持在大體上90度延遲處。如果全局時(shí)鐘GC的頻率發(fā)生變化，處理器12通過調(diào)節(jié)可編程延遲器16的延遲做出響應(yīng)。該延遲每128個(gè)全局時(shí)鐘GC周期就更新一次。周期數(shù)是可以選擇的，可以變小或變大。由于在頻率的改變能夠被精確量化之前可能需要一定數(shù)量的周期，對(duì)該周期數(shù)的減小可能存在限制。
圖3示出了可編程延遲器(programmable delay)16和處理器12的控制部分30。控制部分30包括一個(gè)同步器18，一個(gè)控制單元20，一個(gè)可編程延遲器22，一個(gè)可編程延遲器24，以及一個(gè)D觸發(fā)器26?？删幊萄舆t器22和24與可編程延遲器16是一樣的?？删幊萄舆t器22和24的延遲由控制單元20選擇。驅(qū)動(dòng)器28，作為對(duì)全局時(shí)鐘GC的響應(yīng)，提供與全局時(shí)鐘GC同相、同頻率的處理器全局時(shí)鐘PGC，分別送到控制單元20的輸入，可編程延遲器22的輸入，以及觸發(fā)器26的時(shí)鐘輸入?？删幊萄舆t器22的輸出被耦合到可編程延遲器24的輸入?？删幊萄舆t器24的輸出連接到D觸發(fā)器26的D輸入。同步器18通過更新總線32和更新使能信號(hào)UE連接到控制單元20，并連接到可編程延遲器18。可編程延遲器16、22和24是一樣的。它們并非必須是一樣的，但是應(yīng)該同樣具有如下的特征，因?yàn)閷?duì)于給定的編程輸入，它們應(yīng)該具有大體上一樣的延遲量。
如果可編程延遲器22和24被編程以聯(lián)合產(chǎn)生一個(gè)180度的延遲，那就表明延遲器的設(shè)置是適當(dāng)?shù)?，因?yàn)檫@意味著可編程延遲器22和24各產(chǎn)生90度延遲。然后，此編程量即為使編程后的延遲器16提供所需的90度延遲而需要的量。這一過程開始時(shí)，編程使各可編程延遲器具有最小的延遲，在本實(shí)施例中該延遲為500皮秒(ps)。聯(lián)合的延遲器連接到觸發(fā)器26的D輸入。之后，在該時(shí)鐘輸入(在此情況中即為處理器全局時(shí)鐘PGC，而該處理器全局時(shí)鐘PGC可以認(rèn)為等效于全局時(shí)鐘GC)的上升沿將D輸入的邏輯狀態(tài)連接到D觸發(fā)器的輸出。因此，只要延遲小于180度，觸發(fā)器26輸出的邏輯狀態(tài)都會(huì)是邏輯低。一旦延遲達(dá)到180度，在處理器全局時(shí)鐘PGC切換到邏輯高的同時(shí)，觸發(fā)器26的輸出將切換到邏輯高?？刂茊卧?0從最小延遲開始逐步增加延遲，直到出現(xiàn)180度延遲。在此情況中，每次增量為40皮秒(ps)，但此數(shù)值可增大或減小，這取決于為可編程延遲器16獲取90度延遲所需的精確度。進(jìn)一步地，可以用諸如逐次逼近等其它技術(shù)來替代簡單地增加延遲量以查找180度點(diǎn)的技術(shù)。
在控制單元20已確定達(dá)到180度標(biāo)志(對(duì)于每個(gè)可編程延遲器而言即為90度)所需的延遲量后，該信息在更新使能信號(hào)UE的控制下被轉(zhuǎn)發(fā)到同步器18?？偩€32可以有其它用途，并傳送與更新延遲無關(guān)的信息。因此，信號(hào)UE指示同步器18總線32上的信息為有效的更新信息。同步器18調(diào)整可編程延遲器16的更新。全局時(shí)鐘GC的每次跳變(邊沿)都會(huì)使得在延遲全局信號(hào)DGC上出現(xiàn)一個(gè)類似的但是延遲的邊沿。因此，可編程延遲器16的更新應(yīng)該發(fā)生在提供相應(yīng)的邊沿之后，但是在接收到下一個(gè)邊沿之前。
因此，控制部分30提供了這樣一種方法，該方法可以提供大體上位于周期的25％和75％處的時(shí)鐘邊沿，而不需要諸如VCO之類的PLL及其附加電路。這也避免了加倍頻率的需要。加倍時(shí)鐘的速度可能會(huì)是麻煩的，這部分地是因?yàn)樵摃r(shí)鐘信號(hào)必須經(jīng)過的間隔而導(dǎo)致通常所需的電流驅(qū)動(dòng)。所述以分割時(shí)鐘取代增加頻率的技術(shù)可以被擴(kuò)展到包含其它情形。例如，可能希望使延遲的時(shí)鐘不是延遲90％。因此，可能希望有超過兩個(gè)可編程延遲器串聯(lián)，此時(shí)可編程延遲器的數(shù)量就是所需延時(shí)的整倍數(shù)，該整倍數(shù)不是2。同樣地，檢測一個(gè)非180度的延遲可能是方便的，也是因?yàn)檫@個(gè)原因，該整數(shù)倍數(shù)可以不是2。
在上述說明書中，參照特定的實(shí)施例描述了本發(fā)明。然而，本領(lǐng)域普通技術(shù)人員應(yīng)該認(rèn)識(shí)到，可以在不脫離所附權(quán)利要求書中所闡明的本發(fā)明的范圍的前提下，做出各式各樣的修改和變動(dòng)。因此，本說明書和附圖應(yīng)該被理解為是說明性的，而并非具有限定性的意義，希望把所有這樣的修改都包含在本發(fā)明的范圍之中。
以上結(jié)合特定實(shí)施例對(duì)利益、其它好處和問題的解決方案進(jìn)行了描述。然而，利益、好處、問題的解決方案，以及可導(dǎo)致任何利益、好處或解決方案發(fā)生或使其更加顯著的任何一個(gè)或多個(gè)組件，都不會(huì)被解釋為任何或所有權(quán)利要求的關(guān)鍵的、必需的或基本的特性或組件。如這里所使用的，術(shù)語“包括(comprises、comprising)”或其任何其它變形，意旨涵蓋非排它性的包含，例如包括了一列組件的過程、方法、物品或設(shè)備并非僅包括這些元素，而是有可能還包括其它未明確列出的或?yàn)樵撨^程、方法、物品或設(shè)備所固有的組件。
權(quán)利要求
1.一種方法，用于由主時(shí)鐘信號(hào)產(chǎn)生延遲時(shí)鐘信號(hào)；用于提供第一可編程延遲器；用于提供第二可編程延遲器；用于提供第三可編程延遲器；用于通過所述第一和第二可編程延遲器連接所述主時(shí)鐘信號(hào)；用于將所述第一和第二可編程延遲器均改變到具有第一最終延遲，使得所述主時(shí)鐘信號(hào)被延遲大約180度；用于將所述第三個(gè)可編程延遲器編程到具有所述第一最終延遲；和用于將所述主時(shí)鐘連接到所述第三可編程延遲器，以提供所述延遲時(shí)鐘信號(hào)。
2.如權(quán)利要求1所述的方法，其進(jìn)一步包括改變所述主時(shí)鐘的頻率；將所述第一和第二可編程延遲器均改變到具有第二最終延遲，使得所述主時(shí)鐘信號(hào)被延遲大約180度；和將所述第三可編程延遲器編程到具有所述第二最終延遲。
3.如權(quán)利要求2所述的方法，其中所述的第一、第二和第三可編程延遲器是一樣的。
4.如權(quán)利要求3所述的方法，其進(jìn)一步包括提供一個(gè)內(nèi)存；將所述主時(shí)鐘連接到所述內(nèi)存；和將所述延遲時(shí)鐘信號(hào)連接到所述內(nèi)存。
5.如權(quán)利要求4所述的方法，其進(jìn)一步包括在所述主時(shí)鐘的第一周期的第一部分中執(zhí)行一次對(duì)所述內(nèi)存的讀操作，作為對(duì)所述主時(shí)鐘和所述延遲時(shí)鐘的響應(yīng)；和在所述第一周期的第二部分中執(zhí)行一次對(duì)所述內(nèi)存的寫操作，作為對(duì)所述主時(shí)鐘和所述延遲時(shí)鐘的響應(yīng)。
6.一種由主時(shí)鐘生成延遲時(shí)鐘的時(shí)鐘電路，其包括第一可編程延遲器，其連接到所述主時(shí)鐘；第二可編程延遲器，其連接到所述第二延遲器，用以提供輸出時(shí)鐘；第三可編程延遲器，其連接到所述主時(shí)鐘，用以提供所述延遲時(shí)鐘；控制單元，其連接到所述第一、第二和第三延遲器，用以對(duì)所述第一、第二和第三延遲器進(jìn)行編程；和觸發(fā)器，其連接到所述輸出時(shí)鐘、所述主時(shí)鐘和所述控制單元。
7.如權(quán)利要求6所述的時(shí)鐘電路，其進(jìn)一步包括同步單元，其連接于所述控制單元與所述第三可編程延遲器之間。
8.如權(quán)利要求6所述的時(shí)鐘電路，其中所述觸發(fā)器的特征進(jìn)一步在于，用以指示所述第一和第二可編程延遲器何時(shí)達(dá)到180度延遲。
9.如權(quán)利要求8所述的時(shí)鐘電路，其進(jìn)一步包括連接于所述第一可編程延遲器和所述主時(shí)鐘之間的驅(qū)動(dòng)器。
10.如權(quán)利要求9所述的時(shí)鐘電路，其中所述控制單元的特征進(jìn)一步在于，當(dāng)所述觸發(fā)器檢測到180度延遲時(shí)向所述第一和第二可編程延遲器提供最終延遲信號(hào)，并且將所述最終延遲信號(hào)連接到所述第三可編程延遲器，作為對(duì)所述觸發(fā)器指示所述第一和第二可編程延遲器達(dá)到180度延遲的響應(yīng)。
11.一種響應(yīng)主時(shí)鐘的處理系統(tǒng)，其包括內(nèi)存，其用以接收所述主時(shí)鐘；時(shí)鐘可編程延遲器，其有一個(gè)用以接收所述主時(shí)鐘的輸入，以及一個(gè)連接到所述內(nèi)存的輸出；處理器，其連接到所述內(nèi)存和所述時(shí)鐘可編程延遲器，用以將所述可編程陣列編程到具有所需的延遲，以及向所述內(nèi)存提供地址和數(shù)據(jù)；其中所述的處理器進(jìn)一步包括可編程延遲裝置，其連接到所述主時(shí)鐘，用以提供參考延遲；檢測裝置，其連接到所述可編程延遲裝置，用以確定所述參考延遲何時(shí)變?yōu)樗柩舆t的整數(shù)倍。
12.如權(quán)利要求11所述的處理系統(tǒng)，其中所述的檢測裝置包含觸發(fā)器。
13.如權(quán)利要求12所述的處理系統(tǒng)，其中所述的可編程延遲裝置包含一對(duì)可編程延遲器，這對(duì)可編程延遲器具有與所述時(shí)鐘可編程延遲器相同的特性。
14.如權(quán)利要求13所述的處理系統(tǒng)，其中所述的一對(duì)可編程延遲器提供180度延遲。
15.如權(quán)利要求11所述的處理系統(tǒng)，其中所述內(nèi)存的特征進(jìn)一步在于，在所述主時(shí)鐘的一個(gè)周期內(nèi)執(zhí)行讀和寫。
16.一種由主時(shí)鐘信號(hào)產(chǎn)生延遲時(shí)鐘信號(hào)的方法，其包括提供第一可編程延遲器；提供一個(gè)可編程延遲裝置，其具有一定數(shù)量的參考可編程延遲器，所述數(shù)量超過1；通過所述可編程延遲裝置連接所述主時(shí)鐘信號(hào)；改變所述的每個(gè)參考可編程延遲器的延遲，直到獲得大體上為所需延遲整數(shù)倍的延遲，該整數(shù)倍數(shù)等于所述數(shù)量；將所述第一可編程延遲器編程到大體上為所需延遲；和將所述主時(shí)鐘連接到所述第三可編程延遲器，以提供所述延遲時(shí)鐘信號(hào)。
17.如權(quán)利要求16所述的方法，其中所述的數(shù)量為2，且所述的所需延遲為90度。
18.如權(quán)利要求16所述的方法，其中所述的參考可編程延遲器與所述第一可編程延遲器具有同樣的特征。
19.如權(quán)利要求16所述的方法，其進(jìn)一步包括利用觸發(fā)器來檢測是否獲得所述的大體上為所需延遲的整數(shù)倍的延遲，以及該整數(shù)倍數(shù)是否等于所述數(shù)量。
20.如權(quán)利要求16所述的方法，其進(jìn)一步包括提供內(nèi)存；將所述主時(shí)鐘連接到所述內(nèi)存；和將所述延遲時(shí)鐘信號(hào)連接到所述內(nèi)存。
全文摘要
本發(fā)明公開一種附加時(shí)鐘，其被主時(shí)鐘延遲90度，以在一個(gè)周期中提供所需的附加時(shí)鐘邊沿。對(duì)附加時(shí)鐘邊沿的需要來自于對(duì)在同一時(shí)鐘周期中執(zhí)行一次讀和一次寫的希望。通過一個(gè)可隨主時(shí)鐘的變化而更新的時(shí)鐘可編程延遲器來獲得精確的延遲。通過用兩個(gè)其它的可編程延遲器獲得180度延遲來方便地檢測延遲量。所述180度延遲可用觸發(fā)器簡單地檢測。引起總量為180度延遲的編程信號(hào)在每個(gè)可編程延遲器上都引起90度延遲。同一編程信號(hào)于是被連接到所述時(shí)鐘可編程延遲器，以獲得所需的用于所述的附加時(shí)鐘的90度延遲。
文檔編號(hào)G06F1/10GK1531778SQ02809265
公開日2004年9月22日 申請(qǐng)日期2002年5月7日 優(yōu)先權(quán)日2001年6月18日
發(fā)明者戴維·莫舍, 伊亞爾·古特金, 施繆爾·迪諾, 馬克西姆·托齊克, 古特金, 迪諾, 姆 托齊克, 戴維 莫舍 申請(qǐng)人:摩托羅拉公司