專利名稱：用于使用快速突發(fā)模式以改善處理器性能的方法和裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字處理系統(tǒng)，更具體地說，涉及用于通過使用快速(flash)存儲(chǔ)器的持續(xù)突發(fā)模式來改善處理器性能的方法和裝置。
背景技術(shù)：
諸如那些在無線應(yīng)用中使用的嵌入式基帶處理器可以在單個(gè)芯片上包括數(shù)字信號(hào)處理器、微控制器和存儲(chǔ)器。在無線應(yīng)用中，由于需要保持與無線系統(tǒng)的定時(shí)的同步，所以處理速度是關(guān)鍵。微控制器的處理速度很大程度上由相關(guān)聯(lián)的存儲(chǔ)器系統(tǒng)決定，特別由位于基帶處理器外面的快速存儲(chǔ)器系統(tǒng)決定。改善處理速度的一種途徑是把代碼從外部存儲(chǔ)器中拷貝到內(nèi)部的單片存儲(chǔ)器(chip memory)上，其中，內(nèi)部的單片存儲(chǔ)器可以以處理器速度運(yùn)行且擁有大于外部存儲(chǔ)器的總線寬度。但是，代碼庫(kù)可能超過芯片上存儲(chǔ)器(on-chip memory)的容量。此外，除了了代碼存儲(chǔ)之外，單片存儲(chǔ)器中的至少一部分還被用于數(shù)據(jù)存儲(chǔ)。
改善微控制器速度的一種選擇是增加高速緩存存儲(chǔ)器。但是，通過使用了高速緩存(cache)存儲(chǔ)器，用于典型通信處理器的代碼結(jié)構(gòu)幾乎沒有得到改善。具體地說，代碼可以被寫入，以使得在每次傳送(pass)的時(shí)候代碼的大部分能夠被使用。代碼結(jié)構(gòu)包含很多函數(shù)調(diào)用和條件代碼。結(jié)果使得程序流典型地是不連續(xù)的，從而造成了低下的高速緩存性能。
突發(fā)模式(burst mode)快速存儲(chǔ)器可以用來更快速地填充高速緩存存儲(chǔ)器。突發(fā)模式快速存儲(chǔ)器是這樣一種存儲(chǔ)器其中訪問脈沖串(burst)的第一字需要與傳統(tǒng)快速存儲(chǔ)器大約相同的時(shí)間(典型地是70-120nS)，而訪問脈沖串的下面的字則快多了(典型地是20-25nS)。典型的突發(fā)模式快速存儲(chǔ)器具有固定的脈沖串長(zhǎng)度，例如4個(gè)字。舉個(gè)示例，讀取4個(gè)字的脈沖串可能需要70+20+20+20nS＝130nS的總訪問時(shí)間，而把這4個(gè)字作為單個(gè)字而讀取則需要4*70nS＝280nS。突發(fā)緩沖器可以用于在微控制器之前進(jìn)行讀取。這種方法所存在的問題是，由于程序結(jié)構(gòu)的原因，微控制器可能只需要脈沖串中的少數(shù)指令。更具體地說，由于程序流的不連續(xù)性，可能不需要從快速存儲(chǔ)器中讀取的字。因此，突發(fā)緩沖器的使用不會(huì)在性能方面上帶來很大的改善。
因此，需要有一種用于使用快速存儲(chǔ)器的突發(fā)模式的經(jīng)改善的方法和裝置，以改善處理器性能。

發(fā)明內(nèi)容
因此，根據(jù)本發(fā)明的第一方面，提供了數(shù)字處理裝置。所述數(shù)字處理裝置包含處理器，其用于執(zhí)行包含存儲(chǔ)器訪問指令的指令，該處理器生成表示下一個(gè)存儲(chǔ)器訪問是否是順次接著當(dāng)前存儲(chǔ)器訪問的下一個(gè)訪問信號(hào)；存儲(chǔ)器，其具有運(yùn)行的持續(xù)突發(fā)模式，該存儲(chǔ)器帶有用于與處理器通信的存儲(chǔ)器總線；以及總線接口單元，其用于響應(yīng)于存儲(chǔ)器訪問指令來控制對(duì)存儲(chǔ)器的訪問。在下一個(gè)訪問信號(hào)時(shí)被肯定(assert)，總線接口單元啟動(dòng)存儲(chǔ)器的持續(xù)突發(fā)模式。
根據(jù)本發(fā)明的另一方面，提供了一種用于訪問數(shù)字處理系統(tǒng)中的存儲(chǔ)器的方法。該方法包含提供用于執(zhí)行包含存儲(chǔ)器訪問指令的指令的處理器，該處理器生成表示下一個(gè)存儲(chǔ)器訪問是否是順次接著當(dāng)前存儲(chǔ)器訪問的下一個(gè)訪問信號(hào)；提供具有持續(xù)突發(fā)模式的存儲(chǔ)器；以及在下一個(gè)訪問信號(hào)被肯定時(shí)，啟動(dòng)存儲(chǔ)器的持續(xù)突發(fā)模式。
附圖的簡(jiǎn)要說明為了更好地理解本發(fā)明，針對(duì)附圖給出了參考，其結(jié)合在此作為參考之用。在附圖中

圖1是根據(jù)本發(fā)明的實(shí)施例的數(shù)字處理系統(tǒng)的框圖；以及圖2是一個(gè)表，示出了一個(gè)示例以及提供通過本發(fā)明所獲得的結(jié)果與通過現(xiàn)有技術(shù)方法所獲得的結(jié)果之間的比較。
詳細(xì)描述根據(jù)本發(fā)明的一個(gè)方面，數(shù)字處理系統(tǒng)使用具有持續(xù)突發(fā)模式能力的這種類型的快速存儲(chǔ)器。持續(xù)突發(fā)模式是這樣一種模式其允許突發(fā)訪問持續(xù)進(jìn)行而沒有對(duì)脈沖串長(zhǎng)度的限制，或者其允許突發(fā)訪問擁有非常長(zhǎng)的脈沖串長(zhǎng)度。持續(xù)突發(fā)模式在長(zhǎng)度上可以根據(jù)突發(fā)模式使能信號(hào)(enable signal)的狀態(tài)而變化。此外，持續(xù)突發(fā)模式允許突發(fā)訪問持續(xù)進(jìn)行而沒有對(duì)地址邊界(address boundary)的限制。因此，例如，只要持續(xù)突發(fā)模式使能信號(hào)被肯定，快速存儲(chǔ)器就可以在連續(xù)的存儲(chǔ)器地址上供應(yīng)數(shù)據(jù)字。
根據(jù)本發(fā)明的另一方面，數(shù)字處理系統(tǒng)使用生成“下一個(gè)訪問(Next Access)”信號(hào)或類似信號(hào)的這種類型的處理器。下一個(gè)訪問信號(hào)表示下一個(gè)存儲(chǔ)器訪問是否是順次接著當(dāng)前存儲(chǔ)器訪問。更具體地說，下一個(gè)訪問信號(hào)表示下一個(gè)地址是否等于當(dāng)前地址+1。提供也稱為nSEQ信號(hào)的下一個(gè)訪問信號(hào)的處理器的示例為由AdvancedRisk Machines提供的ARM7TDMI微控制器。因此，當(dāng)下一個(gè)訪問信號(hào)被肯定時(shí)，下一個(gè)地址等于當(dāng)前地址+1。當(dāng)下一個(gè)訪問信號(hào)沒有被肯定時(shí)，下一個(gè)訪問將到非當(dāng)前地址+1的地址。
下一個(gè)訪問信號(hào)可以由總線接口單元使用，以控制快速存儲(chǔ)器的持續(xù)突發(fā)模式。因此，當(dāng)下一個(gè)訪問信號(hào)被肯定時(shí)，總線接口單元可以啟動(dòng)快速存儲(chǔ)器的持續(xù)突發(fā)模式且以突發(fā)模式繼續(xù)進(jìn)行讀取。當(dāng)下一個(gè)訪問信號(hào)被處理器否定(dessert)時(shí)，脈沖串讀取被中斷，從而提供了具有可變長(zhǎng)度的脈沖串讀取。這種方法利用了快速存儲(chǔ)器的突發(fā)模式中的快速訪問時(shí)間。進(jìn)而，通過在否定下一個(gè)訪問信號(hào)時(shí)中斷突發(fā)模式，避免了對(duì)未使用字的讀取。舉個(gè)示例，持續(xù)脈沖串的第一字可以擁有70nS的訪問時(shí)間，且該持續(xù)脈沖串中的所有后面的字可以擁有20nS的訪問時(shí)間。通過訪問持續(xù)脈沖串中的字和通過避免訪問不被處理器使用的字的方式，獲得了性能上的優(yōu)勢(shì)。
根據(jù)本發(fā)明的實(shí)施例的數(shù)字處理系統(tǒng)的框圖如圖1所示。微控制器10經(jīng)由總線接口單元12連結(jié)至快速存儲(chǔ)器14。微控制器10、總線接口單元12和快速存儲(chǔ)器14通過地址總線、讀取數(shù)據(jù)總線和控制總線進(jìn)行互連。根據(jù)總線結(jié)構(gòu)，寫入數(shù)據(jù)可以由分離總線(未示出)承載(carried)。微控制器10提供下一個(gè)訪問信號(hào)至總線接口單元12。如上所表示，當(dāng)下一個(gè)存儲(chǔ)器地址等于當(dāng)前存儲(chǔ)器地址+1時(shí)，下一個(gè)訪問信號(hào)被肯定。當(dāng)連續(xù)的存儲(chǔ)器地址正被訪問時(shí)，下一個(gè)訪問信號(hào)是程序流的函數(shù)并且保持肯定狀態(tài)。當(dāng)存儲(chǔ)器訪問的是非連續(xù)的地址時(shí)以及當(dāng)存儲(chǔ)器沒有正被訪問時(shí)，下一個(gè)訪問信號(hào)是否定的。當(dāng)下一個(gè)訪問信號(hào)被肯定時(shí)，總線接口單元12啟動(dòng)快速存儲(chǔ)器14的持續(xù)突發(fā)模式。當(dāng)啟動(dòng)持續(xù)突發(fā)模式時(shí)，快速存儲(chǔ)器14供應(yīng)來自連續(xù)的存儲(chǔ)器地址的數(shù)據(jù)字，該存儲(chǔ)器地址從在地址總線上供應(yīng)的地址開始。當(dāng)持續(xù)突發(fā)模式被否定時(shí)，當(dāng)前脈沖串被中斷且存儲(chǔ)器的訪問從新的地址開始。后面的訪問可以是單個(gè)字訪問或另一持續(xù)突發(fā)模式訪問。
把本發(fā)明的實(shí)施例與現(xiàn)有技術(shù)進(jìn)行比較的示例如圖2所示。微控制器10中的指令緩沖器的大小設(shè)置為4個(gè)字，且執(zhí)行6或12個(gè)連續(xù)的指令。在兩種情況中，指令被擴(kuò)散到裝配在指令緩沖器中的3個(gè)塊中。列20和22示出了不帶有突發(fā)模式的正常快速存儲(chǔ)器，其具有70nS的訪問時(shí)間。列20示出了12指令序列的示例，其需要840nS的總訪問時(shí)間，且列22示出了6指令序列的示例，其需要420nS的總訪問時(shí)間。列24表示使用了在緩沖器中擁有4個(gè)字的突發(fā)緩沖器的12指令序列的情況。在這種情況中，接口單元總是讀取整個(gè)塊，其在這種情況中是4個(gè)字。在這種情況中，由于接口總是讀取整個(gè)塊，因此最差情況和最佳情況之間沒有差別。列26和28示出了具有可變長(zhǎng)度的持續(xù)脈沖串。列26表示在連續(xù)地址中的12個(gè)指令的指令序列，且列28表示在連續(xù)地址中的6指令的指令序列。使用持續(xù)突發(fā)模式，12指令序列需要了290nS的總訪問時(shí)間，且6指令序列需要170nS的總訪問時(shí)間。可從圖2中看出，使用具有可變長(zhǎng)度的持續(xù)突發(fā)模式，可以獲得很大的改善。
上述的描述只是示出性的而非詳盡的描述。該描述向本領(lǐng)域的普通技術(shù)人員提出了很多變化和替換的建議。所有這些變化和替換應(yīng)當(dāng)在所附權(quán)利要求的涵蓋范圍之內(nèi)。本領(lǐng)域的普通技術(shù)人員可以認(rèn)識(shí)到與在此所描述的具體實(shí)施例等效的其它等同物，其等同物也應(yīng)當(dāng)在所附權(quán)利要求的涵蓋范圍之內(nèi)。進(jìn)而，在下面獨(dú)立權(quán)利要求中所呈現(xiàn)的特定特征能夠以本發(fā)明的范圍之內(nèi)的其它方式互相組合，使得本發(fā)明應(yīng)當(dāng)被認(rèn)為是明確涉及具有獨(dú)立權(quán)利要求的特征的任何其它可能組合的其它實(shí)施例。
權(quán)利要求
1.數(shù)字處理裝置，包含處理器，其用于執(zhí)行指令，該指令包括存儲(chǔ)器訪問指令，所述處理器生成表示下一個(gè)存儲(chǔ)器訪問是否是順次接著當(dāng)前存儲(chǔ)器訪問的下一個(gè)訪問信號(hào)；存儲(chǔ)器，其具有運(yùn)行的持續(xù)突發(fā)模式，所述存儲(chǔ)器帶有用于與所述處理器通信的存儲(chǔ)器總線；以及總線接口單元，其用于響應(yīng)于存儲(chǔ)器訪問指令來控制對(duì)所述存儲(chǔ)器的訪問，在下一個(gè)訪問信號(hào)被肯定時(shí)，所述總線接口單元啟動(dòng)存儲(chǔ)器的持續(xù)突發(fā)模式。
2.如權(quán)利要求1所述的數(shù)字處理裝置，其中所述處理器包含用于執(zhí)行微控制器指令的微控制器。
3.如權(quán)利要求1所述的數(shù)字處理裝置，其中，當(dāng)下一個(gè)訪問信號(hào)被否定時(shí)，所述總線接口單元禁止存儲(chǔ)器的持續(xù)突發(fā)模式。
4.如權(quán)利要求1所述的數(shù)字處理裝置，其中所述存儲(chǔ)器包含快速存儲(chǔ)器。
5.如權(quán)利要求1所述的數(shù)字處理裝置，其中所述處理器、所述存儲(chǔ)器和所述總線接口單元包含用于在無線終端中使用的基帶處理器。
6.如權(quán)利要求1所述的數(shù)字處理裝置，其中，在單個(gè)襯底上制造所述處理器、所述存儲(chǔ)器和所述總線接口單元。
7.一種用于訪問數(shù)字處理系統(tǒng)中的存儲(chǔ)器的方法，包含提供執(zhí)行包含存儲(chǔ)器訪問指令的指令的處理器，所述處理器生成表示下一個(gè)存儲(chǔ)器訪問是否是順次接著當(dāng)前存儲(chǔ)器訪問的下一個(gè)訪問信號(hào)；提供具有運(yùn)行的持續(xù)突發(fā)模式的存儲(chǔ)器；以及在下一個(gè)訪問信號(hào)被肯定時(shí)，啟動(dòng)存儲(chǔ)器的持續(xù)突發(fā)模式。
8.如權(quán)利要求7所述的方法，其中，提供處理器的步驟包含提供用于執(zhí)行微控制器指令的微控制器。
9.如權(quán)利要求8所述的方法，其中，提供存儲(chǔ)器的步驟包含提供快速存儲(chǔ)器。
10.如權(quán)利要求7所述的方法，進(jìn)一步包含當(dāng)下一個(gè)訪問信號(hào)被否定時(shí)，禁止存儲(chǔ)器的持續(xù)突發(fā)模式。
11.一種用于無線應(yīng)用的基帶處理器，包含微控制器，其用于執(zhí)行包括存儲(chǔ)器訪問指令的微控制器指令，所述微控制器生成表示下一個(gè)存儲(chǔ)器訪問是否是順次接著當(dāng)前存儲(chǔ)器訪問的下一個(gè)訪問信號(hào)；快速存儲(chǔ)器，其具有運(yùn)行的持續(xù)突發(fā)模式，所述快速存儲(chǔ)器帶有用于與所述微控制器通信的存儲(chǔ)器總線；以及總線接口單元，其用于響應(yīng)于存儲(chǔ)器訪問指令來控制對(duì)所述快速存儲(chǔ)器的訪問，在下一個(gè)訪問信號(hào)被肯定時(shí)，所述總線接口單元啟動(dòng)快速存儲(chǔ)器的持續(xù)突發(fā)模式。
全文摘要
提供了用于以持續(xù)突發(fā)模式訪問快速存儲(chǔ)器的方法和裝置。所述裝置包含處理器，其用于執(zhí)行包含存儲(chǔ)器訪問指令的指令，該處理器生成表示下一個(gè)存儲(chǔ)器訪問是否是順次接著當(dāng)前存儲(chǔ)器訪問的下一個(gè)訪問信號(hào)；存儲(chǔ)器，其具有運(yùn)行的持續(xù)突發(fā)模式；以及總線接口單元，其用于響應(yīng)于存儲(chǔ)器訪問指令來控制對(duì)存儲(chǔ)器的訪問。在下一個(gè)訪問信號(hào)被肯定時(shí)，總線接口單元啟動(dòng)存儲(chǔ)器的持續(xù)突發(fā)模式。
文檔編號(hào)G06F13/28GK1550016SQ02816928
公開日2004年11月24日 申請(qǐng)日期2002年8月29日 優(yōu)先權(quán)日2001年8月29日
發(fā)明者約恩·瑟倫森, 約恩 瑟倫森, D 克里瓦切克, 保羅·D·克里瓦切克, 艾倫, 邁克爾·艾倫, 邦斯, 馬克·邦斯 申請(qǐng)人:模擬設(shè)備公司