專利名稱：多通道先進(jìn)先出數(shù)據(jù)緩沖存儲裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種在數(shù)據(jù)通信業(yè)務(wù)的ASIC(Application SpecificIntegrated Circuit特定用途集成電路)或FPGA(Field Programable GateArray現(xiàn)場可編程門陣列)設(shè)計中使用先進(jìn)先出(FIFO，F(xiàn)irst In FirstOut)機(jī)制的存儲體實現(xiàn)多通道數(shù)據(jù)緩沖的裝置。
舉例來說，如

圖1所示，數(shù)據(jù)流S經(jīng)過狀態(tài)機(jī)St1后，被分配到64個疊加的FIFO中緩沖F1-F64。在這種情況下如果每個FIFO的數(shù)據(jù)寬度為8bit，F(xiàn)IFO深度為64，所耗費(fèi)的資源除了64個64×8的雙端口RAM外，還需耗費(fèi)構(gòu)成讀寫地址指針的64×2個6bit的計數(shù)器和64×6bit的數(shù)據(jù)計數(shù)器。更為重要的是，64個FIFO的8位數(shù)據(jù)的輸出還需要一個64×8bit寬的多路復(fù)用(MUX)邏輯，該MUX將會耗費(fèi)大量的組合邏輯資源，同時此處的邏輯布線也將十分困難。因此整個系統(tǒng)的主頻會因此受到嚴(yán)重影響?？梢?，隨著通道數(shù)的增加實現(xiàn)FIFO的疊加會越來越困難。
為實現(xiàn)該目的，本發(fā)明以存儲器分區(qū)為核心思想，設(shè)計了一種多通道先進(jìn)先出(FIFO)數(shù)據(jù)緩沖存儲裝置，用于對來自多個通道的緩沖數(shù)據(jù)進(jìn)行各自的FIFO數(shù)據(jù)緩沖，該裝置包括數(shù)據(jù)存儲單元、讀寫指針控制單元和狀態(tài)標(biāo)示單元；所述數(shù)據(jù)存儲單元由至少一個雙端口隨機(jī)存儲器(RAM)(R1)，對該RAM的地址資源重新分配，將其按物理地址劃分為多個區(qū)塊，各區(qū)塊與各個通道形成一定的映射關(guān)系，對于來自某個通道的讀/寫操作在與該通道相對應(yīng)的區(qū)塊中按照FIFO機(jī)制存取；所述讀寫指針控制單元由讀指針控制單元和寫指針控制單元組成，所述讀指針控制單元可以分別為每個通道指示與該通道相對應(yīng)的區(qū)塊中下一個讀操作的位置，所述寫指針控制單元可以分別為每個通道指示與該通道相對應(yīng)的區(qū)塊中下一個寫操作的位置。
所述狀態(tài)標(biāo)示單元(F)用于記錄上述RAM中當(dāng)前各個FIFO區(qū)塊的空/滿狀態(tài)。
更具體來說，所述雙端口RAM(R1)可以采用高低地址結(jié)合的方式進(jìn)行訪問，高位地址與通道的端口號相對應(yīng)，地位地址也即各區(qū)塊下一個讀/寫操作的位置則由讀/寫指針控制單元產(chǎn)生；所述雙端口RAM(R1)的各個FIFO區(qū)塊依據(jù)高位地址劃分。
由于本發(fā)明中多個通道共用雙端口RAM(R1)，各個通道的讀/寫指針控制也分別集成于讀/寫指針控制單元中，因此減少了現(xiàn)有技術(shù)中多個獨(dú)立FIFO構(gòu)造所使用的大量讀寫指針計數(shù)器的資源，并簡化了接口邏輯的復(fù)雜程度，同時隨著結(jié)構(gòu)的簡化和資源的節(jié)省在ASIC或FPGA設(shè)計中系統(tǒng)的主頻能夠得到提高。
圖1示出了采用多個FIFO支持多通道緩沖的系統(tǒng)框2示出了采用本發(fā)明的多通道FIFO數(shù)據(jù)緩沖裝置的具體實例的內(nèi)部框圖讀/寫指針控制單元由均由至少一個加法器A1/A2和一個單端口RAM R2/R3構(gòu)成。所述讀/寫指針控制單元的單端口RAM R2/R3的地址也按通道劃分，與某通道相對應(yīng)的R2/R3地址中存放有與該通道相對應(yīng)的R1區(qū)塊中下一個讀/寫操作位置的偏移量。在每次讀/寫操作結(jié)束后都使用讀/寫加法器A1/A2對當(dāng)前的偏移量加一并存放在與通道端口對應(yīng)的R2/R3單元中，作為該通道對應(yīng)區(qū)塊的下一次讀/寫操作的偏移量。
對數(shù)據(jù)存儲單元的訪問最好采用高低地址組合產(chǎn)生的方式，高位地址使用通道的端口號實現(xiàn)，低位地址則由讀/寫指針控制單元提供，在本實施例中R1的各區(qū)塊地址即為通道端口號，R2/R3中各通道相應(yīng)區(qū)塊偏移量的存放地址也為通道的端口號。
當(dāng)某個通道產(chǎn)生了寫緩沖數(shù)據(jù)的請求時，待寫入的緩沖數(shù)據(jù)將作為R1的輸入，該通道的端口號將作為R1的高位地址輸入，用于指示緩沖數(shù)據(jù)寫入的區(qū)塊，同時該端口號也將作為R2的地址輸入，用于指示該區(qū)塊偏移量的存放地址，R2將依據(jù)該地址取出偏移量并傳送給R1作為R1的低位地址輸入，R1將組合高位地址和低位地址來定位緩沖數(shù)據(jù)寫入的位置，并將該數(shù)據(jù)寫入。同時加法器A1將取出的偏移量加一并回存到R2中的相應(yīng)地址中，作為該通道相應(yīng)區(qū)塊下一次寫操作的偏移量。
當(dāng)某個通道產(chǎn)生了讀緩沖數(shù)據(jù)的請求時，該通道的端口號將作為R1的高位地址輸入，用于指示讀出緩沖數(shù)據(jù)的區(qū)塊，同時該端口號也將作為R3的地址輸入，用于指示該區(qū)塊偏移量的存放地址，R3將依據(jù)該地址取出的偏移量傳送給R1作為R1的低位地址輸入，R1將組合高位地址和低位地址來定位待讀出的緩沖數(shù)據(jù)，并將該數(shù)據(jù)輸出。同時加法器A2將取出的偏移量加一并回存到R3中的相應(yīng)地址中，作為該通道相應(yīng)區(qū)塊下一次讀操作的偏移量。
這樣實現(xiàn)了對多個端口的訪問只需要一組數(shù)據(jù)線和一組地址線，避免使用多組數(shù)據(jù)線的互連線，節(jié)省了大量邏輯連線資源，并簡化了接口設(shè)計。
如圖2所示，R1的地址空間按通道數(shù)均分，R1的讀寫地址由通道端口號和R2/R3的輸出數(shù)據(jù)組合而成，同時端口號也是R2/R3的地址。這樣可以實現(xiàn)通道和RAM地址空間的一一映射。因此各個通道的數(shù)據(jù)可直接在映射的RAM空間訪問。
仍以圖1的應(yīng)用為例，與圖1中的FIFO相比，這個多端口FIFO的資源多了兩個64×6的RAM，但是節(jié)省了構(gòu)成讀寫地址計數(shù)器的63×2×6bit計數(shù)器資源，也節(jié)省了8到64的編解碼邏輯和大量的連線資源。
在本發(fā)明中的任何參考符號并不限制本發(fā)明的保護(hù)范圍。“包括”一詞不排除本發(fā)明所列之外的其它組件的出現(xiàn)。在組件或單元之前的“一個”不排除多個這種組件或單元的存在。
權(quán)利要求
1.一種多通道先進(jìn)先出數(shù)據(jù)緩沖存儲裝置，該裝置包括數(shù)據(jù)存儲單元、讀寫指針控制單元和狀態(tài)標(biāo)示單元；其特征在于所述數(shù)據(jù)存儲單元包括至少一個雙端口隨機(jī)存儲器RAM，該RAM按物理地址劃分為多個區(qū)塊，各區(qū)塊與各個通道形成映射關(guān)系，對于來自某個通道的讀/寫操作在與該通道相對應(yīng)的區(qū)塊中按照FIFO機(jī)制存??；所述讀寫指針控制單元由讀指針控制單元和寫指針控制單元組成，所述讀指針控制單元可以為每個通道指明與之相對應(yīng)的區(qū)塊中下一個讀操作的位置，所述寫指針控制單元可以為每個通道指明與之相對應(yīng)的區(qū)塊中下一個寫操作的位置。所述狀態(tài)標(biāo)示單元用于記錄上述RAM中當(dāng)前各個FIFO區(qū)塊的空/滿狀態(tài)。
2.如權(quán)利要求1所述的多通道先進(jìn)先出數(shù)據(jù)緩沖存儲裝置，其特征在于，所述數(shù)據(jù)存儲單元的雙端口RAM采用高低地址組合的方式進(jìn)行讀/寫訪問；高位地址與通道的端口號相對應(yīng)，地位地址也即各區(qū)塊下一個讀/寫操作的位置則由讀/寫指針控制單元產(chǎn)生；所述數(shù)據(jù)存儲單元的雙端口RAM的各個FIFO區(qū)塊依據(jù)高位地址劃分。
3.如權(quán)利要求2所述的多通道先進(jìn)先出數(shù)據(jù)緩沖存儲裝置，其特征在于，所述高位地址與端口號的對應(yīng)關(guān)系表現(xiàn)為各通道的端口號即為讀/寫操作的高位地址，也即各通道端口號將輸入到所述數(shù)據(jù)存儲單元的雙端口RAM中指示讀/寫操作的高位地址。
4.如權(quán)利要求2或3所述的多通道先進(jìn)先出數(shù)據(jù)緩沖存儲裝置，其特征在于，所述讀/寫指針控制單元均包括至少一個單端口RAM和與之相連接的加法器構(gòu)成，所述單端口RAM的地址劃分也與各個通道的端口號形成對應(yīng)關(guān)系，與通道相對應(yīng)的單端口RAM地址中存放有該通道的讀/寫偏移量，當(dāng)對某個通道有讀/寫請求時，所述單端口RAM則將該通道的讀/寫偏移量作為輸出連接到所述數(shù)據(jù)存儲單元雙端口RAM的低位讀/寫地址線上與高位讀/寫地址結(jié)合來指示雙端口RAM的讀/寫位置，并將數(shù)據(jù)由該位置讀出/寫入，在每次讀/寫操作結(jié)束后所述加法器對當(dāng)前的偏移量加一并回存到與通道端口號對應(yīng)的單端口RAM單元中作為該通道下一次讀/寫操作的偏移量。
5.如權(quán)利要求4所述的多通道先進(jìn)先出數(shù)據(jù)緩沖存儲裝置，其特征在于，所述單端口RAM的地址劃分與各個通道端口號形成的對應(yīng)關(guān)系表現(xiàn)為各個通道的端口號即為所述單端口RAM中該通道讀/寫操作偏移量的存放地址，即各個通道的端口號將輸入到所述單端口RAM中指示該通道讀/寫操作偏移量的存放地址。
全文摘要
本發(fā)明涉及一種多通道先進(jìn)先出(FIFO)數(shù)據(jù)緩沖存儲裝置，用于對來自多個通道的緩沖數(shù)據(jù)進(jìn)行各自的FIFO數(shù)據(jù)緩沖，該裝置包括數(shù)據(jù)存儲單元、讀寫指針控制單元和狀態(tài)標(biāo)示單元；數(shù)據(jù)存儲單元只采用了一個雙端口RAM(R1)，各個通道的讀/寫指針控制也分別集成于一個讀/寫指針控制單元中。減少了現(xiàn)有技術(shù)中多個獨(dú)立FIFO構(gòu)造所使用的大量讀寫指針計數(shù)器的資源，并簡化了接口邏輯的復(fù)雜程度，同時隨著結(jié)構(gòu)的簡化和資源的節(jié)省在ASIC或FPGA設(shè)計中系統(tǒng)的主頻能夠得到提高?？蓮V泛應(yīng)用于數(shù)據(jù)通信業(yè)務(wù)領(lǐng)域內(nèi)。
文檔編號G06F12/08GK1439966SQ0312141
公開日2003年9月3日 申請日期2003年3月28日 優(yōu)先權(quán)日2003年3月28日
發(fā)明者樊彧, 陳臻 申請人:北京港灣網(wǎng)絡(luò)有限公司