專利名稱：比較電路及方法
技術(shù)領(lǐng)域：
本發(fā)明涉及比較電路，特別涉及在存儲(chǔ)芯片中實(shí)現(xiàn)的比較電路。
背景技術(shù)：
通常，二進(jìn)制比較電路用于接收兩個(gè)二進(jìn)制數(shù)字或字符串(也可稱作“數(shù)據(jù)”)，并確定哪個(gè)更大。二進(jìn)制比較電路的最簡(jiǎn)單形式是采用這樣一種方法，即接收兩個(gè)將要比較的二進(jìn)制數(shù)字或字符串，以從最高有效位(MSB)至最低有效位(LSB)的順序比較接收到的兩個(gè)二進(jìn)制數(shù)字或字符串，并且基于比較的結(jié)果確定是否兩個(gè)二進(jìn)制數(shù)字或字符串中的一個(gè)比另一個(gè)更大。
例如，若傳統(tǒng)的二進(jìn)制比較電路的單比特輸出為1，則表示兩個(gè)二進(jìn)制數(shù)據(jù)中的一個(gè)比另一個(gè)大。若傳統(tǒng)的二進(jìn)制比較電路的單比特輸出為0，則表示兩個(gè)二進(jìn)制數(shù)據(jù)中的一個(gè)不比另一個(gè)大。此類傳統(tǒng)的二進(jìn)制比較電路具有這樣一個(gè)問(wèn)題，即二進(jìn)制比較電路的比較速度隨著輸入數(shù)據(jù)的比特?cái)?shù)成比例的減小。
美國(guó)專利第5,592,142號(hào)中公開(kāi)的比較電路的目的在于這樣一種方法，即接收兩個(gè)數(shù)據(jù)，同時(shí)計(jì)算接收的數(shù)據(jù)中的一個(gè)可能確定為大于另一個(gè)的所有情況，并且比較數(shù)據(jù)以確定是否一種情況為真。此傳統(tǒng)的比較電路采用門(mén)電路作為基本單元，并且比較電路的關(guān)鍵路徑上包括了三個(gè)門(mén)電路。此比較電路要求大量的門(mén)電路來(lái)比較兩個(gè)數(shù)據(jù)。結(jié)果，此比較電路要求很大的布線面積，并消耗大量的功率。

發(fā)明內(nèi)容
在一個(gè)示范實(shí)施例中，本發(fā)明提供了一種比較電路和數(shù)據(jù)比較方法，其減小配線面積和功耗，和/或增加比較速度。
在一個(gè)示范實(shí)施例中，本發(fā)明的目的在于提供一種二進(jìn)制數(shù)據(jù)比較方法，包括接收第一個(gè)二進(jìn)制數(shù)據(jù)A3A2A1A0和第二個(gè)二進(jìn)制數(shù)據(jù)B3B2B1B0的每一個(gè)的全部4位；以及，同時(shí)地根據(jù)如下公式比較第一個(gè)二進(jìn)制數(shù)據(jù)和第二個(gè)二進(jìn)制數(shù)據(jù)，以確定第一個(gè)二進(jìn)制數(shù)據(jù)和第二個(gè)二進(jìn)制數(shù)據(jù)中的哪一個(gè)更大，并且輸出對(duì)應(yīng)于比較結(jié)果的信號(hào)F(A≤B)＝A3′·B3+(A3′·B3)·{A2′·B2+(A2′·B2)·{A1′·B1+(A1′·B1)·(A0′·B0)}}其中，A3′表示第一個(gè)二進(jìn)制數(shù)據(jù)的倒置MSB，A2′表示第一個(gè)二進(jìn)制數(shù)據(jù)從LSB起的第二位的倒置，A1′表示第一個(gè)二進(jìn)制數(shù)據(jù)從LSB起的第一位的倒置，而A0′表示第一個(gè)二進(jìn)制數(shù)據(jù)的倒置LSB，B3表示第二個(gè)二進(jìn)制數(shù)據(jù)的MSB，B2表示第二個(gè)二進(jìn)制數(shù)據(jù)從LSB起的第二位，B1表示第二個(gè)二進(jìn)制數(shù)據(jù)從LSB起的第一位，而B(niǎo)0表示第二個(gè)二進(jìn)制數(shù)據(jù)的LSB。
在一個(gè)示范實(shí)施例中，在輸出信號(hào)時(shí)，若第一個(gè)二進(jìn)制數(shù)據(jù)小于或等于第二個(gè)二進(jìn)制數(shù)據(jù)，對(duì)應(yīng)于比較結(jié)果的信號(hào)為邏輯電平“高”。
在一個(gè)示范實(shí)施例中，本發(fā)明提供了一種二進(jìn)制數(shù)據(jù)比較方法，該方法包括接收第一個(gè)二進(jìn)制數(shù)據(jù)An-1An-2...A1A0和第二個(gè)二進(jìn)制數(shù)據(jù)Bn-1Bn-2...B1B0的每一個(gè)的全部N位；以及，同時(shí)地根據(jù)如下公式比較第一個(gè)二進(jìn)制數(shù)據(jù)和第二個(gè)二進(jìn)制數(shù)據(jù)，以確定第一個(gè)二進(jìn)制數(shù)據(jù)和第二個(gè)二進(jìn)制數(shù)據(jù)中的哪一個(gè)更大，并且輸出對(duì)應(yīng)于比較結(jié)果的信號(hào)F(A≤B)＝A(n-1)′·B(n-1)+(A(n-1)′+B(n-1))·{A(n-2)′·B(n-2)+(A(n-2)′·B(n-2))...
{A1′·B1+(A1′+B1)·(A0′+B0)}}其中，下標(biāo)表示N位二進(jìn)制數(shù)據(jù)中的位的位置，而撇號(hào)(′)表示該位被倒置。
在一個(gè)示范實(shí)施例中，在輸出信號(hào)時(shí)，若第一個(gè)二進(jìn)制數(shù)據(jù)小于或等于第二個(gè)二進(jìn)制數(shù)據(jù)，對(duì)應(yīng)于比較結(jié)果的信號(hào)為邏輯電平“高”。
在一個(gè)示范實(shí)施例中，本發(fā)明提供了一種用于接收并比較第一個(gè)二進(jìn)制數(shù)據(jù)與第二個(gè)二進(jìn)制數(shù)據(jù)的每一個(gè)的全部4位的二進(jìn)制比較電路，該二進(jìn)制比較電路包括第一節(jié)點(diǎn)、第二節(jié)點(diǎn)、第三節(jié)點(diǎn)和第四節(jié)點(diǎn)；第一晶體管，連接于電源電壓與第一節(jié)點(diǎn)之間，其響應(yīng)時(shí)鐘信號(hào)而將第一節(jié)點(diǎn)預(yù)充電至電源電壓；第二晶體管，連接于第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間，其包括接收對(duì)第二個(gè)二進(jìn)制數(shù)據(jù)的MSB和第一個(gè)二進(jìn)制數(shù)據(jù)的倒置的MSB執(zhí)行OR(或)運(yùn)算的結(jié)果的柵極；第三晶體管，連接于第二節(jié)點(diǎn)與第三節(jié)點(diǎn)之間，其包括接收對(duì)第二個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第二位和第一個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第二位的倒置執(zhí)行OR運(yùn)算的結(jié)果的柵極；第四晶體管，連接于第三節(jié)點(diǎn)與第四節(jié)點(diǎn)之間，其包括接收對(duì)第二個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第一位和第一個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第一位的倒置執(zhí)行OR運(yùn)算的結(jié)果的柵極；第五晶體管，連接于第四節(jié)點(diǎn)與第五節(jié)點(diǎn)之間，其包括接收對(duì)第二個(gè)二進(jìn)制數(shù)據(jù)的LSB和第一個(gè)二進(jìn)制數(shù)據(jù)的倒置的LSB執(zhí)行OR運(yùn)算的結(jié)果的柵極；第六晶體管，連接于第三節(jié)點(diǎn)與第五節(jié)點(diǎn)之間，其包括接收對(duì)第二個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第一位和第一個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第一位的倒置執(zhí)行AND(邏輯乘法)運(yùn)算的結(jié)果的柵極；第七晶體管，連接于第二節(jié)點(diǎn)與第五節(jié)點(diǎn)之間，其包括接收對(duì)第二個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第二位和第一個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第二位的倒置執(zhí)行AND運(yùn)算的結(jié)果的柵極；第八晶體管，連接于第一節(jié)點(diǎn)與第五節(jié)點(diǎn)之間，其包括接收對(duì)第二個(gè)二進(jìn)制數(shù)據(jù)的MSB和第一個(gè)二進(jìn)制數(shù)據(jù)的倒置的MSB執(zhí)行AND運(yùn)算的結(jié)果被輸入的柵極；以及，第九晶體管，連接于第五節(jié)點(diǎn)與地電壓之間，其用于響應(yīng)時(shí)鐘信號(hào)將第五節(jié)點(diǎn)降低至地電壓電平。
在一個(gè)示范實(shí)施例中，該二進(jìn)制比較電路還包括倒置電路，其連接至第一節(jié)點(diǎn)，用于接收并倒置第一節(jié)點(diǎn)的電壓。
在一個(gè)示范實(shí)施例中，第一至第九晶體管為MOS晶體管。
在一個(gè)示范實(shí)施例中，本發(fā)明提供了一種用于接收并比較組成第一個(gè)二進(jìn)制數(shù)據(jù)與第二個(gè)二進(jìn)制數(shù)據(jù)的每一個(gè)的多個(gè)位的二進(jìn)制比較電路，該二進(jìn)制比較電路包括第一開(kāi)關(guān)電路，連接于電源電壓與第一節(jié)點(diǎn)之間，響應(yīng)時(shí)鐘信號(hào)而開(kāi)關(guān)；第二開(kāi)關(guān)電路，連接于第二節(jié)點(diǎn)與地電壓之間，響應(yīng)時(shí)鐘信號(hào)而開(kāi)關(guān)；多個(gè)第三開(kāi)關(guān)電路，每個(gè)都包括第一和第二接線端，該多個(gè)第三開(kāi)關(guān)電路串聯(lián)于第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間，響應(yīng)第一邏輯信號(hào)而開(kāi)關(guān)；以及，多個(gè)第四開(kāi)關(guān)電路，連接于除了接收第一個(gè)二進(jìn)制數(shù)據(jù)和第二個(gè)二進(jìn)制數(shù)據(jù)的LSB的一個(gè)第三開(kāi)關(guān)電路之外的多個(gè)第三開(kāi)關(guān)電路的第一接線端與第二接線端之間，多個(gè)第四開(kāi)關(guān)電路響應(yīng)第二邏輯信號(hào)而開(kāi)關(guān)。
在一個(gè)示范實(shí)施例中，其中對(duì)應(yīng)的第一邏輯信號(hào)為對(duì)第一個(gè)二進(jìn)制數(shù)據(jù)的倒置信號(hào)的對(duì)應(yīng)位和第二個(gè)二進(jìn)制數(shù)據(jù)的信號(hào)的對(duì)應(yīng)位進(jìn)行OR運(yùn)算的結(jié)果。
在一個(gè)示范實(shí)施例中，其中對(duì)應(yīng)的第二邏輯信號(hào)為對(duì)第一個(gè)二進(jìn)制數(shù)據(jù)的倒置信號(hào)的對(duì)應(yīng)位和第二個(gè)二進(jìn)制數(shù)據(jù)的信號(hào)的對(duì)應(yīng)位進(jìn)行AND運(yùn)算的結(jié)果。
在一個(gè)示范實(shí)施例中，其中每一個(gè)開(kāi)關(guān)電路是MOS晶體管。
在一個(gè)示范實(shí)施例中，該二進(jìn)制比較電路還包括倒置電路，其連接至第一節(jié)點(diǎn)，用于接收并倒置來(lái)自第一節(jié)點(diǎn)的電壓。
在一個(gè)示范實(shí)施例中，一種用于接收并比較組成第一個(gè)二進(jìn)制數(shù)據(jù)與第二個(gè)二進(jìn)制數(shù)據(jù)的每一個(gè)的多個(gè)位的二進(jìn)制比較電路，該二進(jìn)制比較電路包括第一開(kāi)關(guān)電路，連接于電源電壓與第一節(jié)點(diǎn)之間，可響應(yīng)時(shí)鐘信號(hào)而開(kāi)關(guān)；第二開(kāi)關(guān)電路，連接于第二節(jié)點(diǎn)與地電壓之間，可響應(yīng)時(shí)鐘信號(hào)而開(kāi)關(guān)；N個(gè)開(kāi)關(guān)電路的第一組(其中N為大于1的整數(shù))，串聯(lián)于第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間，可響應(yīng)第一邏輯信號(hào)而開(kāi)關(guān)；以及，(N-1)個(gè)開(kāi)關(guān)電路的第二組，其中的每一個(gè)與第一組的N個(gè)開(kāi)關(guān)電路中兩個(gè)或更多并聯(lián)，使得第二組的(N-1)x開(kāi)關(guān)電路與第一組的N0至Nx-1開(kāi)關(guān)電路并聯(lián)，其中x＝0...(N-1)，該(N-1)個(gè)開(kāi)關(guān)電路的第二組可響應(yīng)第二邏輯信號(hào)而開(kāi)關(guān)。


通過(guò)參照附圖詳細(xì)描述本發(fā)明示范實(shí)施例進(jìn)行，本發(fā)明將變得明顯易懂，其中圖1為根據(jù)本發(fā)明示范實(shí)施例的二進(jìn)制比較電路的視圖；以及圖2為根據(jù)本發(fā)明示范實(shí)施例的二進(jìn)制比較電路的輸入/輸出數(shù)據(jù)的示例。
具體實(shí)施例方式
為了全面地理解本發(fā)明及其示范實(shí)施例，需要參照附圖，其中示出了本發(fā)明的示范實(shí)施例。下面，將參照附圖詳細(xì)描述本發(fā)明的示范實(shí)施例。在圖中，以相同且唯一的附圖標(biāo)記表示每個(gè)元件。
圖1說(shuō)明了根據(jù)本發(fā)明示范實(shí)施例的比較電路。參照?qǐng)D1，根據(jù)本發(fā)明示范實(shí)施例的比較電路100接收兩個(gè)二進(jìn)制數(shù)據(jù)，即第一個(gè)二進(jìn)制數(shù)據(jù)A[30]＝A3A2A1A0和第二個(gè)二進(jìn)制數(shù)據(jù)B[30]＝B3B2B1B0，并且通過(guò)使用下面的公式1和2輸出比較結(jié)果。應(yīng)該注意的是，根據(jù)本發(fā)明示范實(shí)施例的二進(jìn)制比較電路適用于所輸入的數(shù)據(jù)的多種格式、大小、基(base)和數(shù)量。
公式1F(A≤B)＝A3′·B3+(A3·B3′)′·{A2′·B2+(A2·B2′)′·{A1′·B1+(A1·B1′)′·(A0·B0′)′}}根據(jù)De Morgan定理，公式1可被轉(zhuǎn)換為公式2。
公式2F(A≤B)＝A3′·B3+(A3′·B3)·{A2′·B2+(A2′·B2)·{A1′·B1+(A1′·B1)·(A0′·B0)}}其中，A3′表示第一個(gè)二進(jìn)制數(shù)據(jù)的倒置MSB，A2′表示第一個(gè)二進(jìn)制數(shù)據(jù)從LSB起的第二位的倒置，A1′表示第一個(gè)二進(jìn)制數(shù)據(jù)從LSB起的第一位的倒置，而A0′表示第一個(gè)二進(jìn)制數(shù)據(jù)的倒置LSB。
另外，B3表示第二個(gè)二進(jìn)制數(shù)據(jù)的MSB，B2表示第二個(gè)二進(jìn)制數(shù)據(jù)從LSB起的第二位，B1表示第二個(gè)二進(jìn)制數(shù)據(jù)從LSB起的第一位，而B(niǎo)0表示第二個(gè)二進(jìn)制數(shù)據(jù)的LSB。
可通過(guò)下面的公式3比較兩個(gè)單比特二進(jìn)制數(shù)據(jù)A和B。
公式3F(A≤B)＝(A0′+B0)可通過(guò)下面的公式4比較兩個(gè)2位二進(jìn)制數(shù)據(jù)A和B。
公式4F(A≤B)＝{A1′·B1+(A1′+B1)·(A0′+B0)}可通過(guò)下面的公式5比較兩個(gè)3位二進(jìn)制數(shù)據(jù)A和B。
公式5F(A≤B)＝A2′·B2+(A2′+B2)·{A1′·B1+(A1′+B1)·(A0′+B0)}因此，公式1至5可統(tǒng)一為下面的公式6。
公式6F(A≤B)＝A(n-1)′·B(n-1)+(A(n-1)′+B(n-1))·{A(n-2)′·B(n-2)+(A(n-2)′·B(n-2))...
{A1′·B1+(A1′+B1)·(A0′+B0)}}參照公式1至6，當(dāng)A≤B時(shí)，F(xiàn)的值為1(真)。例如，若A3B3等于01，則F等于1。類似地，若A3等于B3且A2B2等于01，則F等于1，這表示二進(jìn)制數(shù)據(jù)B比二進(jìn)制數(shù)據(jù)A大。
參照公式1至6，下標(biāo)表示N位二進(jìn)制數(shù)據(jù)中的位的位置，而撇號(hào)(′)表示該位被倒置。
在圖1所示的二進(jìn)制比較電路100中，在存儲(chǔ)芯片中實(shí)現(xiàn)公式2。參照?qǐng)D1，二進(jìn)制比較電路100包括多個(gè)晶體管10至26以及倒置器30。以動(dòng)態(tài)電路類型形成二進(jìn)制比較電路100，并且按單真值相位記時(shí)(TSPC，True-Single Phase Clocking)類型執(zhí)行。然而，也可以采用其它類型的電路和/或執(zhí)行類型，這對(duì)于本領(lǐng)域技術(shù)人員而言是顯而易見(jiàn)的。
PMOS晶體管10連接于電源電壓VDD與節(jié)點(diǎn)NOD1之間。時(shí)鐘信號(hào)CLK輸入至PMOS晶體管10的柵極。響應(yīng)時(shí)鐘信號(hào)CLK，PMOS晶體管10將節(jié)點(diǎn)NOD1的電位提升到電源電壓VDD的水平。
NMOS晶體管12連接于節(jié)點(diǎn)NOD1與節(jié)點(diǎn)NOD3之間。將對(duì)二進(jìn)制數(shù)據(jù)B的MSB，B3和二進(jìn)制數(shù)據(jù)A的倒置MSB，A3′執(zhí)行OR(或)運(yùn)算的結(jié)果輸入至NMOS晶體管12的柵極。
NMOS晶體管14連接于節(jié)點(diǎn)NOD3與節(jié)點(diǎn)NOD5之間。將對(duì)二進(jìn)制數(shù)據(jù)B的從LSB起的第二位，B2和二進(jìn)制數(shù)據(jù)A的從LSB起的第二位的倒置，A2′執(zhí)行OR運(yùn)算的結(jié)果輸入至NMOS晶體管14的柵極。
NMOS晶體管16連接于節(jié)點(diǎn)NOD5與節(jié)點(diǎn)NOD7之間。將對(duì)二進(jìn)制數(shù)據(jù)B的從LSB起的第一位，B1和二進(jìn)制數(shù)據(jù)A的從LSB起的第一位的倒置，A1′執(zhí)行OR運(yùn)算的結(jié)果輸入至NMOS晶體管16的柵極。
NMOS晶體管18連接于節(jié)點(diǎn)NOD7與節(jié)點(diǎn)NOD9之間。將對(duì)二進(jìn)制數(shù)據(jù)B的LSB，B0和二進(jìn)制數(shù)據(jù)A的倒置的LSB，A0′執(zhí)行OR運(yùn)算的結(jié)果輸入至NMOS晶體管18的柵極。
NMOS晶體管20連接于節(jié)點(diǎn)NOD5與節(jié)點(diǎn)NOD9之間。將對(duì)二進(jìn)制數(shù)據(jù)B的從LSB起的第一位，B1和二進(jìn)制數(shù)據(jù)A的從LSB起的第一位的倒置，A1′執(zhí)行AND(邏輯乘法)運(yùn)算的結(jié)果輸入至NMOS晶體管20的柵極。
NMOS晶體管22連接于節(jié)點(diǎn)NOD3與節(jié)點(diǎn)NOD9之間。將對(duì)二進(jìn)制數(shù)據(jù)B的從LSB起的第二位，B2和二進(jìn)制數(shù)據(jù)A的從LSB起的第二位的倒置，A2′執(zhí)行AND運(yùn)算的結(jié)果輸入至NMOS晶體管22的柵極。
NMOS晶體管24連接于節(jié)點(diǎn)NOD1與節(jié)點(diǎn)NOD9之間。將對(duì)二進(jìn)制數(shù)據(jù)B的MSB，B3和二進(jìn)制數(shù)據(jù)A的倒置的MSB，A3′執(zhí)行AND運(yùn)算的結(jié)果輸入至NMOS晶體管24的柵極。
串聯(lián)的晶體管12、14、16和18的每一個(gè)都包括第一接線端和第二接線端，都連接于對(duì)應(yīng)的節(jié)點(diǎn)之間(例如，NMOS晶體管12連接于節(jié)點(diǎn)NOD1與NOD3之間，而NMOS晶體管14連接于節(jié)點(diǎn)NOD3與NOD5之間)，并且都響應(yīng)輸入至對(duì)應(yīng)的每個(gè)晶體管(晶體管12、14、16和18種的每一個(gè))的柵極的或(OR)信號(hào)而開(kāi)關(guān)。
除了接收二進(jìn)制數(shù)據(jù)A和B的LSB的邏輯合并的晶體管18外，晶體管24、22和20連接于節(jié)點(diǎn)NOD9與連接晶體管12、14和16的第一接線端的節(jié)點(diǎn)(節(jié)點(diǎn)NOD1、節(jié)點(diǎn)NOD3和節(jié)點(diǎn)NOD5)之間。然后，晶體管24、22、20響應(yīng)對(duì)應(yīng)的與(AND)信號(hào)而開(kāi)關(guān)。
NMOS晶體管26連接于節(jié)點(diǎn)NOD9與地電壓VSS之間。時(shí)鐘信號(hào)CLK輸入至NMOS晶體管26的柵極。倒置器30的輸入端連接至節(jié)點(diǎn)NOD1，其接收來(lái)自節(jié)點(diǎn)NOD1的輸出，并且輸出倒置信號(hào)((F(＝A≤B))。
參照?qǐng)D1，下面將描述根據(jù)本發(fā)明示范實(shí)施例的二進(jìn)制比較電路100的操作。
當(dāng)時(shí)鐘信號(hào)CLK處于第一狀態(tài)時(shí)(例如，邏輯“低”信號(hào))，PMOS晶體管10將節(jié)點(diǎn)NOD1的電壓提升到電源電壓VDD的水平。因此，二進(jìn)制比較電路100的輸出信號(hào)為邏輯“低”信號(hào)。
當(dāng)時(shí)鐘信號(hào)CLK處于第二狀態(tài)時(shí)(例如，邏輯“高”信號(hào))，二進(jìn)制比較電路100接收兩個(gè)4位輸入二進(jìn)制數(shù)據(jù)A和B，比較兩個(gè)4位輸入二進(jìn)制數(shù)據(jù)A和B，以根據(jù)公式2確定兩個(gè)4位輸入二進(jìn)制數(shù)據(jù)A和B中的哪一個(gè)更大，并輸出比較結(jié)果(F)。
二進(jìn)制比較電路100的輸出信號(hào)(F)為1(第二狀態(tài)或邏輯電平“高”)或0(第一狀態(tài)或邏輯電平“低”)。若A≤B，二進(jìn)制比較電路100的輸出信號(hào)(F)為1。反之，二進(jìn)制比較電路100的輸出信號(hào)(F)為0。
圖2示出了根據(jù)本發(fā)明示范實(shí)施例的二進(jìn)制比較電路的輸入/輸出數(shù)據(jù)的示例。參照?qǐng)D1和圖2，可以響應(yīng)時(shí)鐘信號(hào)CLK將節(jié)點(diǎn)NOD1預(yù)充電至電源電壓VDD。
下面的說(shuō)明將主要關(guān)注當(dāng)時(shí)鐘信號(hào)CLK處于第二狀態(tài)時(shí)，二進(jìn)制比較電路100的比較運(yùn)算。
當(dāng)一個(gè)輸入二進(jìn)制數(shù)據(jù)為A[30]＝A3A2A1A0＝00002，而另一個(gè)輸入二進(jìn)制數(shù)據(jù)為B[30]＝B3B2B1B0＝00002時(shí)，則倒置的輸入二進(jìn)制數(shù)據(jù)為A′[30]＝A3′A2′A1′A0′＝11112。因此，NMOS晶體管12、14、16和18響應(yīng)輸入至對(duì)應(yīng)柵極的邏輯信號(hào)(A3′+B3，A2′+B2，A1′+B1，A0′+B0)而打開(kāi)。因此，已預(yù)充電至電源電壓VDD的節(jié)點(diǎn)NOD1被降低至地電壓VSS，并且由此倒置器30的輸出信號(hào)從邏輯電平“低”轉(zhuǎn)換至邏輯電平“高”。因此，二進(jìn)制比較電路100的輸出信號(hào)(F)為1。換言之，滿足了條件A≤B。
另外，當(dāng)一個(gè)輸入二進(jìn)制數(shù)據(jù)A[30]為11112，而另一個(gè)輸入二進(jìn)制數(shù)據(jù)B[30]為00002時(shí)，則倒置的輸入二進(jìn)制數(shù)據(jù)A′[30]為00002。因此，邏輯信號(hào)(A3′+B3，A2′+B2，A1′+B1，A0′+B0，A1′·B1，A2′·B2，A3′·B3)響應(yīng)邏輯電平“低”而輸入至對(duì)應(yīng)的NMOS晶體管(12、14、16、18、20、22和24)的柵極。
可由對(duì)應(yīng)的OR電路或AND電路產(chǎn)生A3′+B3，A2′+B2，A1′+B1，A0′+B0，A1′·B1，A2′·B2，A3′·B3種的每一個(gè)邏輯信號(hào)。因此，倒置器30接收來(lái)自已預(yù)充電至電源電壓VDD的節(jié)點(diǎn)NOD1的輸出信號(hào)，并且輸出倒置信號(hào)(F)。由于，二進(jìn)制比較電路100的輸出信號(hào)(F)為邏輯電平“低”，所以兩個(gè)輸入二進(jìn)制數(shù)據(jù)A[30]和B[30]無(wú)法滿足條件A≤B。
在另一個(gè)示例中，當(dāng)一個(gè)輸入二進(jìn)制數(shù)據(jù)A[30]為0001，而另一個(gè)輸入二進(jìn)制數(shù)據(jù)B[30]為0010時(shí)，則A3′A2′A1′A0′為1110。因此，將節(jié)點(diǎn)NOD1經(jīng)由NMOS晶體管12、14、20和26連接至地電壓VSS。因此，已預(yù)充電至電源電壓VDD的節(jié)點(diǎn)NOD1被降低至地電壓VSS，并且倒置器30的輸出信號(hào)由邏輯電平“低”轉(zhuǎn)換至邏輯電平“高”。因此，二進(jìn)制比較電路100的輸出信號(hào)(F)為1。換言之，滿足了條件A≤B。
在另一個(gè)示例中，當(dāng)一個(gè)輸入二進(jìn)制數(shù)據(jù)A[30]為0111，而另一個(gè)輸入二進(jìn)制數(shù)據(jù)B[30]為1000時(shí)，則A′[30]為1000。因此，將節(jié)點(diǎn)NOD1經(jīng)由NMOS晶體管24和26連接至地電壓VSS。因此，已預(yù)充電至電源電壓VDD的節(jié)點(diǎn)NOD1被降低至地電壓VSS，并且倒置器30的輸出信號(hào)由邏輯電平 “低”轉(zhuǎn)換至邏輯電平“高”。因此，二進(jìn)制比較電路100的輸出信號(hào)(F)為1。換言之，滿足了條件A≤B。
參照?qǐng)D1，用于接收并比較兩個(gè)2位二進(jìn)制數(shù)據(jù)A和B的示范電路結(jié)構(gòu)可包括晶體管10、16、18、20和26。另外，用于接收并比較兩個(gè)3位二進(jìn)制數(shù)據(jù)A和B的示范電路結(jié)構(gòu)可包括晶體管10、14、16、18、20、22和26。因此，通過(guò)公式6和圖1可以容易地理解用于接收并比較兩個(gè)N位(其中N為自然數(shù))二進(jìn)制數(shù)據(jù)A和B的示范電路結(jié)構(gòu)。
根據(jù)本發(fā)明示范實(shí)施例的二進(jìn)制比較電路100可用于分支預(yù)報(bào)電路(branch prediction circuit)和維特比(Viterbi)解碼器的加-比-選(ACS)電路。
其中僅很少的晶體管12、14、16和18被串聯(lián)的根據(jù)本發(fā)明示范實(shí)施例的二進(jìn)制比較電路100也可減少由于體效應(yīng)(body effect)導(dǎo)致的運(yùn)算變慢。
如上所述，根據(jù)本發(fā)明示范實(shí)施例的二進(jìn)制比較電路由形成為動(dòng)態(tài)電路類型的晶體管實(shí)現(xiàn)，并且以減少了的晶體管數(shù)量改善了數(shù)據(jù)比較的速度，即運(yùn)算速度。另外，作為減少晶體管的數(shù)量的結(jié)果，減小了在半導(dǎo)體芯片中實(shí)現(xiàn)的二進(jìn)制比較電路所需的配線面積和功耗。
根據(jù)本發(fā)明示范實(shí)施例的數(shù)據(jù)比較方法的優(yōu)點(diǎn)在于可以實(shí)現(xiàn)緊接著接收數(shù)據(jù)后的快速數(shù)據(jù)比較。根據(jù)本發(fā)明示范實(shí)施例的比較電路和比較方法可在超大規(guī)模集成電路(VLSI)中實(shí)現(xiàn)，并且可使兩個(gè)二進(jìn)制數(shù)據(jù)比較以確定其中的哪個(gè)比另一個(gè)大的高速比較成為可能。
在如上所述的本發(fā)明示范實(shí)施例中，多種信號(hào)被描述為具有“高”或“低”電平。本領(lǐng)域技術(shù)人員可知，這些值是可以反過(guò)來(lái)的。以關(guān)聯(lián)的方式，圖2的電路實(shí)現(xiàn)是示范性的，并且如本領(lǐng)域技術(shù)人員所知，可表現(xiàn)為各種其它的等效電路。
盡管已經(jīng)通過(guò)參照本發(fā)明的示范實(shí)施例具體地展示和描述了本發(fā)明，但是本領(lǐng)域技術(shù)人員應(yīng)該明白，在不脫離本發(fā)明的權(quán)利要求所定義的精神和范圍的情況下，可以對(duì)其進(jìn)行各種形式和細(xì)節(jié)上的改變。
權(quán)利要求
1.一種二進(jìn)制數(shù)據(jù)比較方法，該方法包括(a)接收第一個(gè)二進(jìn)制數(shù)據(jù)A3A2A1A0和第二個(gè)二進(jìn)制數(shù)據(jù)B3B2B1B0的每一個(gè)的全部4位；以及(b)根據(jù)如下公式比較第一個(gè)二進(jìn)制數(shù)據(jù)和第二個(gè)二進(jìn)制數(shù)據(jù)，以確定第一個(gè)二進(jìn)制數(shù)據(jù)和第二個(gè)二進(jìn)制數(shù)據(jù)中的哪一個(gè)更大，并且輸出對(duì)應(yīng)于比較結(jié)果的信號(hào)F(A≤B)＝A3′·B3+(A3′·B3)·{A2′·B2+(A2′·B2)·{A1′·B1+(A1′·B1)·(A01·B0)}}其中，A3′表示第一個(gè)二進(jìn)制數(shù)據(jù)的倒置MSB，A2′表示第一個(gè)二進(jìn)制數(shù)據(jù)從LSB起的第二位的倒置，A1′表示第一個(gè)二進(jìn)制數(shù)據(jù)從LSB起的第一位的倒置，而A0′表示第一個(gè)二進(jìn)制數(shù)據(jù)的倒置LSB，B3表示第二個(gè)二進(jìn)制數(shù)據(jù)的MSB，B2表示第二個(gè)二進(jìn)制數(shù)據(jù)從LSB起的第二位，B1表示第二個(gè)二進(jìn)制數(shù)據(jù)從LSB起的第一位，而B(niǎo)0表示第二個(gè)二進(jìn)制數(shù)據(jù)的LSB。
2.如權(quán)利要求1所述的二進(jìn)制數(shù)據(jù)比較方法，其中若第一個(gè)二進(jìn)制數(shù)據(jù)小于或等于第二個(gè)二進(jìn)制數(shù)據(jù)，對(duì)應(yīng)于比較結(jié)果的信號(hào)為邏輯電平“高”。
3.一種二進(jìn)制數(shù)據(jù)比較方法，該方法包括(a)接收第一個(gè)二進(jìn)制數(shù)據(jù)An-1An-2...A1A0和第二個(gè)二進(jìn)制數(shù)據(jù)Bn-1Bn-2...B1B0的每一個(gè)的全部N位；以及(b)根據(jù)如下公式比較第一個(gè)二進(jìn)制數(shù)據(jù)和第二個(gè)二進(jìn)制數(shù)據(jù)，以確定第一個(gè)二進(jìn)制數(shù)據(jù)和第二個(gè)二進(jìn)制數(shù)據(jù)中的哪一個(gè)更大，并且輸出對(duì)應(yīng)于比較結(jié)果的信號(hào)F(A≤B)＝A(n-1)′·B(n-1)+(A(n-1)′+B(n-1))·{A(n-2)′·B(n-2)+(A(n-2)′·B(n-2))…{A1′·B1+(A1′+B1)·(A0′+B0)}}其中，下標(biāo)表示N位二進(jìn)制數(shù)據(jù)中的位的位置，而撇號(hào)(′)表示該位被倒置。
4.如權(quán)利要求3所述的二進(jìn)制數(shù)據(jù)比較方法，其中若第一個(gè)二進(jìn)制數(shù)據(jù)小于或等于第二個(gè)二進(jìn)制數(shù)據(jù)，對(duì)應(yīng)于比較結(jié)果的信號(hào)為邏輯電平“高”。
5.一種用于接收并比較第一個(gè)二進(jìn)制數(shù)據(jù)與第二個(gè)二進(jìn)制數(shù)據(jù)的每一個(gè)的全部4位的二進(jìn)制比較電路，該二進(jìn)制比較電路包括第一晶體管，連接于電源電壓與第一節(jié)點(diǎn)之間，其響應(yīng)時(shí)鐘信號(hào)而將第一節(jié)點(diǎn)預(yù)充電至電源電壓；第二晶體管，連接于第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間，其包括接收對(duì)第二個(gè)二進(jìn)制數(shù)據(jù)的MSB和第一個(gè)二進(jìn)制數(shù)據(jù)的倒置的MSB執(zhí)行OR(或)運(yùn)算的結(jié)果的柵極；第三晶體管，連接于第二節(jié)點(diǎn)與第三節(jié)點(diǎn)之間，其包括接收對(duì)第二個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第二位和第一個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第二位的倒置執(zhí)行OR運(yùn)算的結(jié)果的柵極；第四晶體管，連接于第三節(jié)點(diǎn)與第四節(jié)點(diǎn)之間，其包括接收對(duì)第二個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第一位和第一個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第一位的倒置執(zhí)行OR運(yùn)算的結(jié)果的柵極；第五晶體管，連接于第四節(jié)點(diǎn)與第五節(jié)點(diǎn)之間，其包括接收對(duì)第二個(gè)二進(jìn)制數(shù)據(jù)的LSB和第一個(gè)二進(jìn)制數(shù)據(jù)的倒置LSB執(zhí)行OR運(yùn)算的結(jié)果的柵極；第六晶體管，連接于第三節(jié)點(diǎn)與第五節(jié)點(diǎn)之間，其包括接收對(duì)第二個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第一位和第一個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第一位的倒置執(zhí)行AND(邏輯乘法)運(yùn)算的結(jié)果的柵極；第七晶體管，連接于第二節(jié)點(diǎn)與第五節(jié)點(diǎn)之間，其包括接收對(duì)第二個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第二位和第一個(gè)二進(jìn)制數(shù)據(jù)的從LSB起的第二位的倒置執(zhí)行AND運(yùn)算的結(jié)果的柵極；第八晶體管，連接于第一節(jié)點(diǎn)與第五節(jié)點(diǎn)之間，其包括接收對(duì)第二個(gè)二進(jìn)制數(shù)據(jù)的MSB和第一個(gè)二進(jìn)制數(shù)據(jù)的倒置MSB執(zhí)行AND運(yùn)算的結(jié)果被輸入的柵極；以及第九晶體管，連接于第五節(jié)點(diǎn)與地電壓之間，其用于響應(yīng)時(shí)鐘信號(hào)將第五節(jié)點(diǎn)降低至地電壓電平。
6.如權(quán)利要求5所述的二進(jìn)制比較電路，還包括倒置電路，連接至第一節(jié)點(diǎn)，用于接收并倒置第一節(jié)點(diǎn)的電壓。
7.如權(quán)利要求5所述的二進(jìn)制比較電路，其中第一至第九晶體管為MOS晶體管。
8.一種用于接收并比較組成第一個(gè)二進(jìn)制數(shù)據(jù)與第二個(gè)二進(jìn)制數(shù)據(jù)的每一個(gè)的多個(gè)位的二進(jìn)制比較電路，該二進(jìn)制比較電路包括第一開(kāi)關(guān)電路，連接于電源電壓與第一節(jié)點(diǎn)之間，可響應(yīng)時(shí)鐘信號(hào)而開(kāi)關(guān)；第二開(kāi)關(guān)電路，連接于第二節(jié)點(diǎn)與地電壓之間，可響應(yīng)時(shí)鐘信號(hào)而開(kāi)關(guān)；多個(gè)第三開(kāi)關(guān)電路，每個(gè)都包括第一和第二接線端，該多個(gè)第三開(kāi)關(guān)電路串聯(lián)于第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間，可響應(yīng)第一邏輯信號(hào)而開(kāi)關(guān)；以及多個(gè)第四開(kāi)關(guān)電路，連接于除了接收第一個(gè)二進(jìn)制數(shù)據(jù)和第二個(gè)二進(jìn)制數(shù)據(jù)的LSB的一個(gè)第三開(kāi)關(guān)電路之外的多個(gè)第三開(kāi)關(guān)電路的第一接線端與第二接線端之間，該多個(gè)第四開(kāi)關(guān)電路可響應(yīng)第二邏輯信號(hào)而開(kāi)關(guān)。
9.如權(quán)利要求8所述的二進(jìn)制比較電路，其中對(duì)應(yīng)的第一邏輯信號(hào)為對(duì)第一個(gè)二進(jìn)制數(shù)據(jù)的倒置信號(hào)的對(duì)應(yīng)位和第二個(gè)二進(jìn)制數(shù)據(jù)的信號(hào)的對(duì)應(yīng)位進(jìn)行OR運(yùn)算的結(jié)果。
10.如權(quán)利要求8所述的二進(jìn)制比較電路，其中對(duì)應(yīng)的第二邏輯信號(hào)為對(duì)第一個(gè)二進(jìn)制數(shù)據(jù)的倒置信號(hào)的對(duì)應(yīng)位和第二個(gè)二進(jìn)制數(shù)據(jù)的信號(hào)的對(duì)應(yīng)位進(jìn)行AND運(yùn)算的結(jié)果。
11.如權(quán)利要求8所述的二進(jìn)制比較電路，其中第一至第四開(kāi)關(guān)電路的每一個(gè)包括一個(gè)或更多的MOS晶體管。
12.如權(quán)利要求8所述的二進(jìn)制比較電路，還包括倒置電路，連接至第一節(jié)點(diǎn)，用于接收并倒置來(lái)自第一節(jié)點(diǎn)的電壓。
13.一種用于接收并比較組成第一個(gè)二進(jìn)制數(shù)據(jù)與第二個(gè)二進(jìn)制數(shù)據(jù)的每一個(gè)的多個(gè)位的二進(jìn)制比較電路，該二進(jìn)制比較電路包括第一開(kāi)關(guān)電路，連接于電源電壓與第一節(jié)點(diǎn)之間，可響應(yīng)時(shí)鐘信號(hào)而開(kāi)關(guān)；第二開(kāi)關(guān)電路，連接于第二節(jié)點(diǎn)與地電壓之間，可響應(yīng)時(shí)鐘信號(hào)而開(kāi)關(guān)；N個(gè)開(kāi)關(guān)電路的第一組(其中N為大于1的整數(shù))，串聯(lián)于第一節(jié)點(diǎn)與第二節(jié)點(diǎn)之間，可響應(yīng)第一邏輯信號(hào)而開(kāi)關(guān)；以及(N-1)個(gè)開(kāi)關(guān)電路的第二組，其中的每一個(gè)與第一組的N個(gè)開(kāi)關(guān)電路中兩個(gè)或更多并聯(lián)，使得第二組的(N-1)x開(kāi)關(guān)電路與第一組的N0至Nx-1開(kāi)關(guān)電路并聯(lián)，其中x＝0...(N-1)，該(N-1)個(gè)開(kāi)關(guān)電路的第二組可響應(yīng)第二邏輯信號(hào)而開(kāi)關(guān)。
14.如權(quán)利要求13所述的二進(jìn)制比較電路，其中對(duì)應(yīng)的第一邏輯信號(hào)為對(duì)第一個(gè)二進(jìn)制數(shù)據(jù)的倒置信號(hào)的對(duì)應(yīng)位和第二個(gè)二進(jìn)制數(shù)據(jù)的信號(hào)的對(duì)應(yīng)位進(jìn)行OR運(yùn)算的結(jié)果。
15.如權(quán)利要求13所述的二進(jìn)制比較電路，其中對(duì)應(yīng)的第二邏輯信號(hào)為對(duì)第一個(gè)二進(jìn)制數(shù)據(jù)的倒置信號(hào)的對(duì)應(yīng)位和第二個(gè)二進(jìn)制數(shù)據(jù)的信號(hào)的對(duì)應(yīng)位進(jìn)行AND運(yùn)算的結(jié)果。
16.如權(quán)利要求13所述的二進(jìn)制比較電路，其中每一個(gè)開(kāi)關(guān)電路包括一個(gè)或更多的MOS晶體管。
17.如權(quán)利要求13所述的二進(jìn)制比較電路，還包括倒置電路，連接至第一節(jié)點(diǎn)，用于接收并倒置來(lái)自第一節(jié)點(diǎn)的電壓。
全文摘要
本發(fā)明公開(kāi)了一種二進(jìn)制比較電路和一種二進(jìn)制數(shù)據(jù)比較方法，用于減小配線面積和功耗，和/或增大比較速度。該二進(jìn)制比較電路和方法接收第一個(gè)二進(jìn)制數(shù)據(jù)A
文檔編號(hào)G06F7/02GK1479200SQ0314237
公開(kāi)日2004年3月3日 申請(qǐng)日期2003年6月10日 優(yōu)先權(quán)日2002年8月26日
發(fā)明者申智善, 李載晉, 洪裕杓 申請(qǐng)人:三星電子株式會(huì)社