專利名稱：加速存儲器數(shù)據(jù)更新增加網(wǎng)絡(luò)數(shù)據(jù)傳輸效率的方法及電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種增加一網(wǎng)絡(luò)接口電路網(wǎng)絡(luò)數(shù)據(jù)傳輸效率的方法及相關(guān)電路，特別是涉及一種增加網(wǎng)絡(luò)接口電路中數(shù)據(jù)暫存存儲器數(shù)據(jù)更新速度以增加網(wǎng)絡(luò)數(shù)據(jù)傳輸效率的方法及相關(guān)電路。
背景技術(shù)：
網(wǎng)絡(luò)能連接不同地點的伺服器、終端機及計算機，使資料、數(shù)據(jù)、影音訊號能以電子訊號的形式在網(wǎng)絡(luò)中傳輸、交換，使得知識、技術(shù)與信息得以突破地域的限制而自由交流、傳播。因此，網(wǎng)絡(luò)的建設(shè)也成為當(dāng)前信息社會最重要的基礎(chǔ)建設(shè)之一，而各信息業(yè)者也致力于網(wǎng)絡(luò)數(shù)據(jù)傳輸配備的研發(fā)。尤其是網(wǎng)絡(luò)數(shù)據(jù)傳輸效率的提升，更是增加網(wǎng)絡(luò)服務(wù)效能重要的課題之一。
一般來說，網(wǎng)絡(luò)使用者都是使用裝備有一網(wǎng)絡(luò)界面卡的計算機來存取網(wǎng)絡(luò)服務(wù)的資源。請參考圖1。圖1為一計算機10配合一已知網(wǎng)絡(luò)接口電路20的功能方塊圖。除了網(wǎng)絡(luò)接口電路20外，計算機10中還設(shè)有一中央處理器14、一北橋電路16A、一南橋電路16B、一顯示卡18B、一顯示器18A、一系統(tǒng)存儲器22與周邊裝置24。中央處理器14用來主控計算機10的運作，系統(tǒng)存儲器22通常為一隨機存取存儲器，用來暫存中央處理器14運作期間必要的資料、數(shù)據(jù)及程序碼等等，顯示卡18B能處理影像數(shù)據(jù)，以將計算機10運作的情形以圖形影像的方式顯示在顯示器187A上；而北橋電路16A即用來管理中央處理器14與顯示卡18B、系統(tǒng)存儲器22之間的數(shù)據(jù)交換。網(wǎng)絡(luò)接口電路20可以是一網(wǎng)絡(luò)接口卡(network interface card，NIC)，用來使計算機10得以存取一網(wǎng)絡(luò)12的數(shù)據(jù)；周邊裝置24則可以包括鍵盤、鼠標(biāo)等的輸入裝置，硬盤機、光盤機等的非易失性存儲裝置以及音效卡等的訊號處理電路；而南橋電路16B即通過一總線來管理周邊裝置24、網(wǎng)絡(luò)接口電路20與中央處理器14間的數(shù)據(jù)交換。
在網(wǎng)絡(luò)接口電路20中，設(shè)有一存儲存取電路26、一暫存存儲器28、一介質(zhì)控制模塊30；介質(zhì)控制模塊30中則設(shè)有一緩沖存儲器(buffer)32、一介質(zhì)存取電路34以及一傳輸電路36。存儲存取電路26可以是一直接存儲存取(direct memory access，DMA)的實施機構(gòu)，以直接存取暫存于系統(tǒng)存儲器22中的數(shù)據(jù)；存儲存取電路26由系統(tǒng)存儲器22存取到的數(shù)據(jù)則可暫存至?xí)捍娲鎯ζ?8中。暫存存儲器28中的多個存儲單元38，即可分別提供一定的存儲容量；各存儲單元38的存儲容量可以是4字節(jié)(byte)。暫存存儲器28可以是一先進(jìn)先出(first-ion first-out)存儲器，也就是說，先被存入暫存存儲器28的數(shù)據(jù)，也會先被讀出暫存存儲器28。同樣地，在介質(zhì)控制模塊30中的緩沖存儲器32，也設(shè)有多個存儲單元40，分別提供一定的存儲容量，像是與存儲單元38一樣的存儲容量。介質(zhì)存取電路34可將暫存于緩沖存儲器32中的數(shù)據(jù)通過傳輸電路36的訊號處理及調(diào)制，實際傳輸至網(wǎng)絡(luò)12(譬如說是一集線器或另一計算機)。
如本領(lǐng)域的技術(shù)人員所知，要傳輸于網(wǎng)絡(luò)上的數(shù)據(jù)會被劃分為多個數(shù)據(jù)包，以數(shù)據(jù)包為單位來進(jìn)行數(shù)據(jù)傳輸?shù)墓芾怼Ｅe例來說，數(shù)據(jù)包中會設(shè)有標(biāo)頭(head)，可指示該數(shù)據(jù)包由是由那個網(wǎng)絡(luò)接口電路發(fā)出，又是要傳輸至那一個網(wǎng)絡(luò)接口電路等等。數(shù)據(jù)包也會設(shè)有檢查碼，以使接收數(shù)據(jù)包的遠(yuǎn)端計算機可以檢查數(shù)據(jù)包在網(wǎng)絡(luò)傳輸過程中是否發(fā)生了數(shù)據(jù)誤傳等情形。若是某個數(shù)據(jù)包在傳輸中發(fā)生了數(shù)據(jù)誤傳或是沒有被正確地接收，也是以數(shù)據(jù)包為單位進(jìn)行重傳。數(shù)據(jù)包的標(biāo)頭、檢查碼等等，通常即由介質(zhì)存取電路34來管理。
請參考圖2(并一并參考圖1)。當(dāng)已知的網(wǎng)絡(luò)接口電路20要將一數(shù)據(jù)包傳輸至網(wǎng)絡(luò)12時，就會進(jìn)行圖2中的流程100。流程100中設(shè)有下列步驟步驟102開始。當(dāng)中央處理器14要將數(shù)據(jù)以數(shù)據(jù)包形式傳輸至網(wǎng)絡(luò)12時，就可控制網(wǎng)絡(luò)接口電路20開始進(jìn)行流程100。步驟104存儲存取電路26取得對應(yīng)到該數(shù)據(jù)包的數(shù)據(jù)包數(shù)據(jù)(在本文中用數(shù)據(jù)包數(shù)據(jù)代表對應(yīng)到某一數(shù)據(jù)包的所有數(shù)據(jù)，用以在討論本發(fā)明的如何處理暫存存儲器等的特征時，與要在網(wǎng)絡(luò)進(jìn)行傳輸?shù)臄?shù)據(jù)包發(fā)生混淆)，將其暫存至?xí)捍娲鎯ζ?8中。存儲存取電路26可經(jīng)由南橋電路16B管理的總線，由系統(tǒng)存儲器22中取得中央處理器14要傳輸至網(wǎng)絡(luò)12的數(shù)據(jù)包數(shù)據(jù)。步驟106依照先進(jìn)先出的原則，介質(zhì)控制模塊30將暫存在存儲器28中的數(shù)據(jù)包數(shù)據(jù)讀至緩沖存儲器32中，再由介質(zhì)存取電路34將暫存在緩沖存儲器32中的數(shù)據(jù)包數(shù)據(jù)通過傳輸電路36實際傳輸至網(wǎng)絡(luò)12上。介質(zhì)控制模塊30中之所以要設(shè)置緩沖存儲器32，是為了協(xié)調(diào)存儲存取電路26數(shù)據(jù)存取速度及介質(zhì)存取電路34將訊號傳輸至網(wǎng)絡(luò)12時的傳輸速度。由于存儲存取電路26是通過計算機10中的總線取得數(shù)據(jù)，再依序暫存至?xí)捍娲鎯ζ?8的各個存儲單元38中，故存儲存取電路26將數(shù)據(jù)存入暫存存儲器28的速度(也就是存儲存取電路26在單位時間內(nèi)能取得的數(shù)據(jù)容量)大致上就相當(dāng)于計算機10中總線數(shù)據(jù)傳輸?shù)乃俣取Ａ硪环矫?，介質(zhì)存取電路34將數(shù)據(jù)傳輸至網(wǎng)絡(luò)12的速度(也就是介質(zhì)存取電路34在單位時間內(nèi)能傳輸至網(wǎng)絡(luò)12的數(shù)據(jù)容量)則取決于網(wǎng)絡(luò)12上數(shù)據(jù)“交通”的情形(像是網(wǎng)絡(luò)頻寬等)。由于存儲存取電路26取得數(shù)據(jù)的速度與介質(zhì)存取電路34傳輸數(shù)據(jù)的速度可能會不一致，故介質(zhì)控制模塊30中就設(shè)置了緩沖存儲器32。當(dāng)存儲存取電路26由系統(tǒng)存儲器22取得數(shù)據(jù)的速度大于介質(zhì)存取電路34將數(shù)據(jù)傳輸至網(wǎng)絡(luò)12的速度時，介質(zhì)控制模塊30由暫存存儲器28讀入的一些數(shù)據(jù)(如某數(shù)據(jù)包數(shù)據(jù)的一部分)就可以先暫存至緩沖存儲器32，等待介質(zhì)存取34以較慢的速度將其傳輸至網(wǎng)絡(luò)12。
若是暫存存儲器28本身存儲空間的數(shù)據(jù)已經(jīng)有相當(dāng)?shù)牟糠謺捍媪松形磦鬏數(shù)臄?shù)據(jù)時，暫存存儲器28就會發(fā)出訊號使存儲存取電路26暫時不要再將數(shù)據(jù)存入暫存存儲器28中，以等待介質(zhì)存取電路34將暫存存儲器28中的未傳輸?shù)臄?shù)據(jù)先傳輸至網(wǎng)絡(luò)12。
而后暫存存儲器28才能釋放出存儲空間，使存儲存取電路26能繼續(xù)存取系統(tǒng)存儲器22中后續(xù)要傳輸至網(wǎng)絡(luò)12的數(shù)據(jù)，并將之暫存于暫存存儲器28。步驟108等到介質(zhì)存取電路34將一個數(shù)據(jù)包的所有數(shù)據(jù)皆完整傳輸至網(wǎng)絡(luò)12后，介質(zhì)存取電路34就能向暫存存儲器28發(fā)出一傳輸完成(transmission done)訊號。步驟110在已知技術(shù)中，暫存存儲器28會在接收到介質(zhì)存取電路34的傳輸完成訊號后，向存儲存取電路26發(fā)出一中斷要求(interruptrequest)訊號。步驟112存儲存取電路26會依據(jù)中斷要求訊號適當(dāng)?shù)叵蛑醒胩幚砥?4發(fā)出一中斷訊號，要求中央處理器14繼續(xù)傳輸對應(yīng)到另一新數(shù)據(jù)包的另一個數(shù)據(jù)包數(shù)據(jù)。接下來流程100就會返回至步驟104，由存儲存取電路26根據(jù)中央處理器14的指示，繼續(xù)由系統(tǒng)存儲器22中取得新的數(shù)據(jù)包數(shù)據(jù)，以重新進(jìn)行步驟104至106，將新數(shù)據(jù)包傳輸至網(wǎng)絡(luò)12。
為進(jìn)一步說明流程100進(jìn)行的情形，請繼續(xù)參考圖3至圖6。圖3至圖6為圖1中的計算機10在進(jìn)行流程100時，相關(guān)數(shù)據(jù)配置的示意圖。如圖3所示，假設(shè)網(wǎng)絡(luò)接口電路20準(zhǔn)備要將一數(shù)據(jù)包傳輸至網(wǎng)絡(luò)12，存儲存取電路26就會由系統(tǒng)存儲器22中將對應(yīng)的數(shù)據(jù)包數(shù)據(jù)讀出，并暫存至?xí)捍娲鎯ζ?8中(也就是步驟102至步驟104)；而此處就假設(shè)該數(shù)據(jù)包數(shù)據(jù)依序由五個部分的數(shù)據(jù)Dp1至Dp5組成，各筆數(shù)據(jù)分別占用一個存儲單元38的存儲空間。依照先進(jìn)先出的原則，該數(shù)據(jù)包數(shù)據(jù)的第一部分?jǐn)?shù)據(jù)Dp1會先存入至?xí)捍娲鎯ζ?8中，接下來數(shù)據(jù)Dp2至Dp5也就依序被存入暫存存儲器28中。如圖4所示，先被暫存至緩沖存儲器32的數(shù)據(jù)Dp1也會先被輸出至緩沖存儲器32；接下來數(shù)據(jù)Dp2至Dp4也就依序被輸出至緩沖存儲器32，此時流程100也就進(jìn)行至步驟106。
如圖5所示，介質(zhì)存取電路34會依照數(shù)據(jù)Dp1至Dp4的順序，依序?qū)⒏鲾?shù)據(jù)連續(xù)地傳輸至網(wǎng)絡(luò)12上，同時數(shù)據(jù)Dp5也會繼續(xù)由暫存存儲器28讀出至緩沖存儲器32，再由介質(zhì)存取電路34將其傳輸至網(wǎng)絡(luò)12上，讓數(shù)據(jù)Dp1至Dp5形成完整的數(shù)據(jù)包。如圖6所示，當(dāng)介質(zhì)存取電路34將對應(yīng)到此數(shù)據(jù)包的數(shù)據(jù)Dp1至Dp5完全傳輸至網(wǎng)絡(luò)12后，流程100也就完成了步驟106而進(jìn)行至步驟108，由介質(zhì)存取電路34向暫存存儲器28發(fā)出一傳輸完成訊號42。接下來在步驟110中，暫存存儲器28會根據(jù)傳輸完成訊號42向存儲存取電路26發(fā)出一中斷要求訊號44。到了步驟112，存儲存取電路26就會根據(jù)中斷要求訊號44，在適當(dāng)時機發(fā)出一中斷訊號46，要求中央處理器14指示如何取得另一新數(shù)據(jù)包的數(shù)據(jù)包數(shù)據(jù)，以便將一新的數(shù)據(jù)包的數(shù)據(jù)再度經(jīng)由存儲存取電路26、暫存存儲器28、緩沖存儲器32、介質(zhì)存取電路34及傳輸電路36傳輸至網(wǎng)絡(luò)12。就像圖7所示，假設(shè)此一新的數(shù)據(jù)包數(shù)據(jù)中依序有部分?jǐn)?shù)據(jù)Dp6、Dp7、Dp8、Dp9、Dp10等等的數(shù)據(jù)，就會被依序存入暫存存儲器28中。而原來暫存于暫存存儲器28中的數(shù)據(jù)Dp1至Dp5就能被釋放(release)，以暫存新的數(shù)據(jù)包的數(shù)據(jù)。舉例來說，像是在圖7中，原來用來暫存數(shù)據(jù)Dp1、Dp2的存儲單元就在環(huán)式(ring)存儲單元運用的情形下，分別被覆寫而存入了新數(shù)據(jù)包的部分?jǐn)?shù)據(jù)Dp9、Dp10；此時流程100也就回到步驟104，以開始傳輸新的數(shù)據(jù)包。
上述已知技術(shù)的缺點之一，就是網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)男瘦^低。由前述對已知技術(shù)的描述可知，已知的網(wǎng)絡(luò)接口電路20要等到一數(shù)據(jù)包中的所有數(shù)據(jù)皆由介質(zhì)存取電路34傳輸至網(wǎng)絡(luò)12后，才會經(jīng)由介質(zhì)存取電路34傳輸完成訊號的觸發(fā)，開始由存儲存取電路26繼續(xù)取得次一數(shù)據(jù)包的數(shù)據(jù)包數(shù)據(jù)。換句話說，在介質(zhì)存取電路34結(jié)束一數(shù)據(jù)包的傳輸后，還要等待一段時間，讓存儲存取電路26由系統(tǒng)存儲器22取得對應(yīng)到次一數(shù)據(jù)包的數(shù)據(jù)包數(shù)據(jù)，再經(jīng)由暫存存儲器28、緩沖存儲器32陸續(xù)傳輸至介質(zhì)控制電路30，介質(zhì)存取電路34才能開始傳輸另一數(shù)據(jù)包至網(wǎng)絡(luò)12。由于一數(shù)據(jù)包傳輸完畢到次一數(shù)據(jù)包開始傳輸時還有一段時間，故已知網(wǎng)絡(luò)接口電路20在網(wǎng)絡(luò)上傳輸數(shù)據(jù)的效率較低，無法連續(xù)、順暢地進(jìn)行網(wǎng)絡(luò)數(shù)據(jù)傳輸，也連帶影響使用者存取網(wǎng)絡(luò)資源的效率。

發(fā)明內(nèi)容
因此，本發(fā)明的主要目的，在于提供一種加速網(wǎng)絡(luò)數(shù)據(jù)傳輸效率的方法及相關(guān)電路，以克服已知技術(shù)的缺點，增進(jìn)使用者存取網(wǎng)絡(luò)資源的效率。
在已知技術(shù)中，由于存儲存取電路是在介質(zhì)存取電路將一數(shù)據(jù)包傳輸完畢后，才會根據(jù)傳輸完成訊號的觸發(fā)將次一數(shù)據(jù)包的數(shù)據(jù)開始暫存至?xí)捍娲鎯ζ髦?，故在一?shù)據(jù)包傳輸完成后，到次一數(shù)據(jù)包開始傳輸時，還有相當(dāng)?shù)臅r差，這也使得已知技術(shù)的網(wǎng)絡(luò)接口電路無法有效提升網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)男省?br> 在本發(fā)明的網(wǎng)絡(luò)接口電路中，基本上，暫存存儲器只要將一數(shù)據(jù)包數(shù)據(jù)皆傳輸至(或傳輸經(jīng)過)介質(zhì)控制模塊的緩沖存儲器后(或說是一數(shù)據(jù)包數(shù)據(jù)已完全被此介質(zhì)控制模塊所處理過后)，即可以發(fā)出中斷要求訊號觸發(fā)存儲存取電路，讓存儲存取電路能開始將次一數(shù)據(jù)包數(shù)據(jù)存入暫存存儲器中。換句話說，即使一數(shù)據(jù)包數(shù)據(jù)還有部分是存在介質(zhì)控制模塊的緩沖存儲本中而尚未傳輸至網(wǎng)絡(luò)，存儲存取電路也已經(jīng)開始將次一數(shù)據(jù)包數(shù)據(jù)存入至?xí)捍娲鎯ζ髦?。這樣一來，在一數(shù)據(jù)包傳輸完畢到次一數(shù)據(jù)包開始傳輸，其間的時差就得以有效減少(因為不用再如已知技術(shù)般花一段時間，只專門讓存儲存取電路將數(shù)據(jù)包數(shù)據(jù)存入暫存存儲器中，而是在介質(zhì)控制模塊進(jìn)行將數(shù)據(jù)包數(shù)據(jù)傳輸至網(wǎng)絡(luò)的同時，也讓存儲存取電路進(jìn)行將數(shù)據(jù)包數(shù)據(jù)存入暫存存儲器中的動作)，使得本發(fā)明能順利、連續(xù)地進(jìn)行網(wǎng)絡(luò)數(shù)據(jù)傳輸，進(jìn)而增加網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)男?，讓使用者能更便捷地存取網(wǎng)絡(luò)資源。


圖1為一典型計算機配備一已知網(wǎng)絡(luò)接口電路的功能方塊示意圖。
圖2為圖1中網(wǎng)絡(luò)接口電路進(jìn)行網(wǎng)絡(luò)數(shù)據(jù)傳輸時的流程圖。
圖3至圖7為圖1中計算機進(jìn)行圖2中流程時在不同階段數(shù)據(jù)存取的示意圖。
圖8為本發(fā)明網(wǎng)絡(luò)接口電路配備在一計算機中的功能方塊示意圖。
圖9為圖8中網(wǎng)絡(luò)接口電路進(jìn)行網(wǎng)絡(luò)數(shù)據(jù)傳輸時的流程示意圖。
圖10至圖13為圖8中計算機進(jìn)行圖9中流程時在不同階段數(shù)據(jù)存取的示意圖。
附圖標(biāo)號說明10、50計算機 12、52網(wǎng)絡(luò)14、54中央處理器 16A、56A北橋電路16B、56B南橋電路 18A、58A顯示器18B、58B顯示卡20、60網(wǎng)絡(luò)接口電路22、62系統(tǒng)存儲器 24、64周邊裝置26、66存儲存取電路28、68暫存存儲器30、70介質(zhì)控制模塊32、72緩沖存儲器34、74介質(zhì)存取電路36、76傳輸電路38、40、78、80存儲單元42、82傳輸完成訊號44、84中斷要求訊號46、86中斷訊號88檢查電路Dp1-Dp10、D1-D10數(shù)據(jù)
200流程 202-208步驟具體實施方式
請參考圖8。圖8為本發(fā)明中一網(wǎng)絡(luò)接口電路60配備于一計算機50的功能方塊示意圖。除了網(wǎng)絡(luò)接口電路60，計算機50中設(shè)有一中央處理器54、一北橋電路56A、一南橋電路56B、一顯示器58A、一顯示卡58B、一系統(tǒng)存儲器62及周邊裝置64。中央處理器54用來主控計算機50的運作，顯示卡58B用來處理影像數(shù)據(jù)，以將計算機50運作的情形以影像畫面的方式顯示于顯示器58A上。系統(tǒng)存儲器62可以是易失性的隨機存取存儲器，用來暫存中央處理器54運作期間所需的資料、數(shù)據(jù)及程序碼；北橋電路56A則用來管理顯示卡58B、系統(tǒng)存儲器62與中央處理器54間的數(shù)據(jù)交換。網(wǎng)絡(luò)接口電路60用來使計算機50能存取一網(wǎng)絡(luò)52的資源，周邊裝置64則可包括鍵盤、鼠標(biāo)等的輸入裝置，硬盤機、光盤機等的非易失性存儲裝置或是音效卡等的訊號處理電路；而南橋電路58B則通過一總線管理周邊裝置64、網(wǎng)絡(luò)接口電路60與中央處理器54之間的數(shù)據(jù)交換。
在網(wǎng)絡(luò)接口電路60中，則設(shè)有一存儲存取電路66、一暫存存儲器68、一檢查電路88及一介質(zhì)控制模塊70。介質(zhì)控制模塊70中則設(shè)有一緩沖存儲器72、一介質(zhì)存取電路74及一傳輸電路76。存儲存取電路66可以是一直接存儲存取(direct memory access，DMA)裝置，能由系統(tǒng)存儲器62中取得計算機50要傳輸至網(wǎng)絡(luò)52的數(shù)據(jù)，并將其暫存至?xí)捍娲鎯ζ?8中。暫存存儲器68可以是一先進(jìn)先出(FIFO)的易失性存儲器，其中的多個固定存儲容量(像是4字節(jié))的存儲單元78，就是用來暫存存儲存取電路66取得的數(shù)據(jù)。同樣地，暫存存儲器72中也設(shè)有多個存儲單元80，用來存儲一定容量的數(shù)據(jù)。而介質(zhì)控制模塊70則能將暫存存儲器68中的數(shù)據(jù)以先進(jìn)先出的原則讀至緩沖存儲器72中，再藉著介質(zhì)存取電路74的控制，將緩沖存儲器72中的數(shù)據(jù)依序經(jīng)由傳輸電路76的處理、調(diào)制后、傳輸至網(wǎng)絡(luò)52。在本發(fā)明中，檢查電路88(通常是暫存存儲器68的一部分)，則能檢查屬于同一數(shù)據(jù)包的所有數(shù)據(jù)是否都已經(jīng)由暫存存儲器68傳輸至緩沖存儲器72；當(dāng)一數(shù)據(jù)包的所有數(shù)據(jù)都已經(jīng)由暫存存儲器68傳輸至緩沖存儲器72后，檢查電路88即可觸發(fā)暫存存儲器68向存儲存取電路66發(fā)出一中斷要求訊號。存儲存取電路66則可根據(jù)暫存存儲器68的中斷要求訊號，以適當(dāng)?shù)臅r機通過南橋電路56B管理的總線向中央處理器54發(fā)出一中斷訊號，要求中央處理器54讓存儲存取電路66取得下一個要傳輸至網(wǎng)絡(luò)52的數(shù)據(jù)包。
請參考圖9(并一并參考圖8)。圖9中的流程200即為圖8中網(wǎng)絡(luò)接口電路60與網(wǎng)絡(luò)52之間數(shù)據(jù)傳輸進(jìn)行的過程。流程200中有下列步驟步驟202開始。當(dāng)計算機50要將數(shù)據(jù)以數(shù)據(jù)包的形式傳輸至網(wǎng)絡(luò)52時，即可開始進(jìn)行流程200。步驟204存儲存取電路66由系統(tǒng)存儲器62取得對應(yīng)到一數(shù)據(jù)包的一數(shù)據(jù)包數(shù)據(jù)，并將其暫存至?xí)捍娲鎯ζ?8中。步驟206依照先進(jìn)先出的原則，先由存儲存取電路66存入暫存存儲器68的部分?jǐn)?shù)據(jù)包數(shù)據(jù)，也會先被傳輸至緩沖存儲器72。同時介質(zhì)存取電路74也會開始將緩沖存儲器72的數(shù)據(jù)包數(shù)據(jù)依序傳輸至網(wǎng)絡(luò)52。一旦暫存存儲器68的檢查電路88發(fā)現(xiàn)一數(shù)據(jù)包數(shù)據(jù)皆已經(jīng)由暫存存儲器68傳輸至介質(zhì)控制模塊70后，暫存存儲器68就會向存儲存取電路66發(fā)出一中斷要求訊號。請注意，在已知技術(shù)中，已知技術(shù)中的暫存存儲器要等待介質(zhì)控制模塊將一數(shù)據(jù)包數(shù)據(jù)完全傳輸至網(wǎng)絡(luò)后，才會以傳輸完成訊號觸發(fā)暫存存儲器發(fā)出中斷要求訊號。但在本發(fā)明中，只要暫存存儲器68確定一數(shù)據(jù)包數(shù)據(jù)皆已經(jīng)由暫存存儲器68中完全傳輸至(或傳輸經(jīng)過)介質(zhì)控制模塊70的緩沖存儲器72后，不管該數(shù)據(jù)包數(shù)據(jù)是否已經(jīng)被介質(zhì)存取電路74完全傳輸?shù)骄W(wǎng)絡(luò)52上，暫存存儲器68皆會向存儲存取電路66發(fā)出中斷要求訊號。步驟208根據(jù)暫存存儲器68傳來的中斷要求訊號，存儲存取電路即可在適當(dāng)?shù)臅r機通過南橋電路56B管理的總線，向中央處理器54發(fā)出一中斷訊號，要求中央處理器54能讓存儲存取電路66取得另一要傳輸至網(wǎng)絡(luò)52的數(shù)據(jù)包的數(shù)據(jù)包數(shù)據(jù)。在存儲存取電路66取得次一數(shù)據(jù)包的數(shù)據(jù)包數(shù)據(jù)后，流程200也就回到步驟204中，由存儲存取電路66將次一數(shù)據(jù)包數(shù)據(jù)存入暫存存儲器68中，準(zhǔn)備要將其傳輸至網(wǎng)絡(luò)52上。
為進(jìn)一步說明本發(fā)明上述流程200進(jìn)行的情形，請繼續(xù)參考圖10至圖13(并一并參考圖9)。圖10至圖13為圖8中網(wǎng)絡(luò)接口電路60在以流程200進(jìn)行網(wǎng)絡(luò)數(shù)據(jù)傳輸時，在不同步驟中數(shù)據(jù)流動情形的示意圖。假設(shè)現(xiàn)在有一數(shù)據(jù)包數(shù)據(jù)，依序由多個部分的數(shù)據(jù)D1至D5組成；而在流程200的步驟204中，存儲存取電路66就會依序?qū)?shù)據(jù)D1至D5暫存至?xí)捍娲鎯ζ?8中，如圖10所示。暫存存儲器68中的數(shù)據(jù)D1等也會依照先進(jìn)先出的原則，以D1至D4的順序，依序由介質(zhì)控制模塊70將其讀入至緩沖存儲器72中，如圖11所示。此時介質(zhì)存取電路74也會開始將緩沖存儲器72中的數(shù)據(jù)經(jīng)由傳輸電路76傳輸至網(wǎng)絡(luò)52上。
如圖12所示，等到暫存存儲器68將屬于同一數(shù)據(jù)包的數(shù)據(jù)D1至D5完全傳輸至(或傳輸經(jīng)過)介質(zhì)控制模塊70后(即D1至D5已完全被介質(zhì)控制模塊70所處理過后)，本發(fā)明的流程200就進(jìn)行至步驟206。當(dāng)數(shù)據(jù)D1至D5完全由暫存存儲器68傳輸至緩沖存儲器72之后，暫存存儲器68就會發(fā)出一中斷要求訊號84至存儲存取電路66。而存儲存取電路66收到中斷要求訊號84后，就能在適當(dāng)?shù)臅r機經(jīng)由南橋電路56B管理的總線發(fā)出中斷訊號86(即步驟208)，要求中央處理器54指示存儲存取電路66取得次一數(shù)據(jù)包。請注意，如圖12中所示，當(dāng)本發(fā)明網(wǎng)絡(luò)接口電路60回傳中斷訊號86時，前一數(shù)據(jù)包的數(shù)據(jù)包數(shù)據(jù)很可能還有部分仍未傳輸至網(wǎng)絡(luò)52上，而仍暫存于介質(zhì)控制模塊70的緩沖存儲器72中。不過，既然暫存存儲器68中原本暫存的數(shù)據(jù)D1至D5已經(jīng)完全傳輸至緩沖存儲器72中，不管數(shù)據(jù)D1至D5是否全部都被傳輸?shù)骄W(wǎng)絡(luò)52上，暫存存儲器68中原本用來暫存數(shù)據(jù)D1至D5的各個存儲單元78所存儲的暫存數(shù)據(jù)D1至D5已經(jīng)不重要，也都可以釋放出來供次一數(shù)據(jù)包的數(shù)據(jù)包數(shù)據(jù)的暫存使用。而本發(fā)明就是利用暫存存儲器68已將一數(shù)據(jù)包數(shù)據(jù)完全傳輸至介質(zhì)控制模塊70后的時機，讓暫存存儲器68馬上可以被存儲存取電路66利用以暫存次一數(shù)據(jù)包數(shù)據(jù)。就像圖12中的示意例所顯示的，此時很可能前一數(shù)據(jù)包數(shù)據(jù)還有一大部分仍暫存于緩沖存儲器72中，未傳輸至網(wǎng)絡(luò)52上。相較之下，前述已知技術(shù)則是要等前一數(shù)據(jù)包數(shù)據(jù)皆傳輸至網(wǎng)絡(luò)之后，才會經(jīng)由介質(zhì)存取電路的傳輸完成訊號觸發(fā)存儲存取電路，以開始將次一數(shù)據(jù)包數(shù)據(jù)暫存入暫存存儲器中。
如圖13所示，此處即假設(shè)次一數(shù)據(jù)包數(shù)據(jù)有D6、D7、D8、D9及D10等部分?jǐn)?shù)據(jù)，而這些數(shù)據(jù)即使在前一數(shù)據(jù)包數(shù)據(jù)(如數(shù)據(jù)D1至D5)尚未被傳輸至網(wǎng)絡(luò)52時，也可以由存儲存取電路66先行取得，暫存至?xí)捍娲鎯ζ?8。如圖13的圖示示意例所示，在屬于前一數(shù)據(jù)包的數(shù)據(jù)D1至D5中，仍有數(shù)據(jù)D3至D5尚未傳輸至網(wǎng)絡(luò)52；但屬于次一數(shù)據(jù)包的數(shù)據(jù)D6至D10已經(jīng)可以被讀入至?xí)捍娲鎯ζ?8中。既然暫存存儲器68已將前一數(shù)據(jù)包的數(shù)據(jù)D1至D5完全傳輸至介質(zhì)控制模塊70，暫存存儲器68中原本用來暫存數(shù)據(jù)D1至D5的存儲單元就可以被釋放，而用來暫存次一數(shù)據(jù)包的數(shù)據(jù)包數(shù)據(jù)。舉例來說，像在圖13中，數(shù)據(jù)D9、D10就在環(huán)式(ring)存儲單元運用的情形下，被暫存至原來分別暫存數(shù)據(jù)D1、D2的兩存儲單元78。此時流程200相當(dāng)于已經(jīng)回到步驟204，準(zhǔn)備進(jìn)行對次一數(shù)據(jù)包的傳輸。由于次一數(shù)據(jù)包的數(shù)據(jù)(如數(shù)據(jù)D6至D10)可以在前一數(shù)據(jù)包的數(shù)據(jù)(數(shù)據(jù)D1至D5)未完全傳輸至網(wǎng)絡(luò)前即已先被暫存于緩沖存儲器72中，一旦等前一數(shù)據(jù)包的數(shù)據(jù)完全被傳輸至網(wǎng)絡(luò)52后，介質(zhì)存取電路74就可以馬上跟著將次一數(shù)據(jù)包的數(shù)據(jù)繼續(xù)傳輸至網(wǎng)絡(luò)52。換句話說，在本發(fā)明中，由前一數(shù)據(jù)包的數(shù)據(jù)傳輸完畢到次一數(shù)據(jù)包開始傳輸之間的時差就能有效縮短，以有效增加網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)男?。甚至，更進(jìn)一步地，只要介質(zhì)存取電路74的設(shè)計可以精確控制，本發(fā)明還可以讓介質(zhì)存取電路74在原本存儲于緩沖存儲器72中的數(shù)據(jù)已部分被傳輸至網(wǎng)絡(luò)52后，便自暫存存儲器68輸入新的數(shù)據(jù)來取代已被傳輸?shù)臄?shù)據(jù)。
總結(jié)來說，在已知技術(shù)中，要等到介質(zhì)存取電路完全將一數(shù)據(jù)包的所有數(shù)據(jù)皆傳輸至網(wǎng)絡(luò)后，才會在傳輸完成訊號的觸發(fā)下，由存儲存取電路開始取得屬于次一數(shù)據(jù)包的數(shù)據(jù)包數(shù)據(jù)，再經(jīng)由暫存存儲器、緩沖存儲器陸續(xù)將次一數(shù)據(jù)包的數(shù)據(jù)傳輸至介質(zhì)控制模塊，再由介質(zhì)存取電路開始將次一數(shù)據(jù)包傳輸至網(wǎng)絡(luò)。如此一來，在前一數(shù)據(jù)包傳輸完成后到次一數(shù)據(jù)包開始傳輸之間，就會有相當(dāng)?shù)臅r差，導(dǎo)致已知技術(shù)網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)男瘦^差，無法有效提升計算機對網(wǎng)絡(luò)資源存取的效能。相較之下，本發(fā)明的技術(shù)則是在暫存存儲器將一數(shù)據(jù)包的數(shù)據(jù)完全傳輸至(或傳輸經(jīng)過)緩沖存儲器后，暫存存儲器即以中斷要求訊號提示存儲存取電路，讓存儲存取電路可以開始使用暫存存儲器來暫存次一數(shù)據(jù)包的數(shù)據(jù)包數(shù)據(jù)。換句話說，即使屬于前一數(shù)據(jù)包的數(shù)據(jù)還暫存于緩沖存儲器而未由介質(zhì)存取電路傳輸至網(wǎng)絡(luò)，屬于次一數(shù)據(jù)包的數(shù)據(jù)都已經(jīng)開始暫存于暫存存儲器中；一旦前一數(shù)據(jù)包的數(shù)據(jù)完全傳輸至網(wǎng)絡(luò)，次一數(shù)據(jù)包的數(shù)據(jù)包數(shù)據(jù)就可立即由暫存存儲器傳輸至緩沖存儲器，馬上由介質(zhì)存取電路傳輸至網(wǎng)絡(luò)。這樣一來，在本發(fā)明中，前一數(shù)據(jù)包傳輸完成到次一數(shù)據(jù)包開始傳輸之間的時差就能大幅縮減，讓介質(zhì)存取電路能較已知技術(shù)更順暢連續(xù)地傳輸各個數(shù)據(jù)包的數(shù)據(jù)，進(jìn)而提升網(wǎng)絡(luò)數(shù)據(jù)傳輸?shù)男?，讓使用者能快捷地存取網(wǎng)絡(luò)資源。
當(dāng)然，在實際實施本發(fā)明時，存儲存取電路66可以在接收到預(yù)設(shè)數(shù)目次數(shù)(可以是一次或復(fù)數(shù)次)的中斷要求時，才實際向中央處理器54發(fā)出一個中斷要求，以避免太頻繁的中斷要求減低中央處理器54運作的效能。當(dāng)然，如果不考慮中斷要求次數(shù)對中央處理器54運作效能的影響，或是可以用別的技術(shù)克服此方面的問題，或是將數(shù)據(jù)傳送到網(wǎng)絡(luò)的速率比中央處理器的運作效能重要時，本發(fā)明(例如上述各實施例)可以只要原本存儲在暫存存儲器中的數(shù)據(jù)包數(shù)據(jù)有部分被傳輸至(或傳輸經(jīng)過)介質(zhì)控制模塊，便發(fā)出中斷要求，藉以將部分的另一數(shù)據(jù)包數(shù)據(jù)輸入至?xí)捍娲鎯ζ髦幸匀〈驯粋鬏斶^的部分?jǐn)?shù)據(jù)包數(shù)據(jù)。舉例來說，雖然在現(xiàn)行的技術(shù)，要傳輸至網(wǎng)絡(luò)52的數(shù)據(jù)是以數(shù)據(jù)包數(shù)據(jù)(一位至多位)為一個完整單位的形式被傳輸，但如果未來的技術(shù)演變到在計算機50內(nèi)部中，要傳輸?shù)骄W(wǎng)絡(luò)52的數(shù)據(jù)可以不以整個數(shù)據(jù)包數(shù)據(jù)為單位來傳輸，特別是在要傳輸?shù)骄W(wǎng)絡(luò)接口電路60時可以不以整個數(shù)據(jù)包數(shù)據(jù)為單位來傳輸，本發(fā)明便可以每有多少單位的數(shù)據(jù)(屬于前一數(shù)據(jù)包)自暫存存儲器68被傳輸?shù)浇橘|(zhì)存取電路74，便自計算機50輸入多少單位的新數(shù)據(jù)(屬于后一數(shù)據(jù)包)并存儲至?xí)捍娲鎯ζ?8中以取代已被傳輸至介質(zhì)存取電路74中的部分?jǐn)?shù)據(jù)。當(dāng)然，本發(fā)明的架構(gòu)也可兼容已知技術(shù)的架構(gòu)，當(dāng)介質(zhì)存取電路74將一數(shù)據(jù)包的數(shù)據(jù)完全傳輸至網(wǎng)絡(luò)后，以一傳輸完成訊號觸發(fā)暫存存儲器68向存儲存取電路66發(fā)出一中斷要求訊號。本發(fā)明的精神特別適用于雙多工(full duplex)的網(wǎng)絡(luò)接口電路，因為在雙多工的網(wǎng)絡(luò)接口電路中，數(shù)據(jù)包訊號的傳輸、接收是在兩條不同的實體傳輸線上進(jìn)行，故在網(wǎng)絡(luò)接口電路將訊號向網(wǎng)絡(luò)傳輸出去時，不會剛好碰到由網(wǎng)絡(luò)傳向網(wǎng)絡(luò)接口電路的訊號；由于傳輸、接收的訊號不會發(fā)生訊號碰撞，介質(zhì)存取電路也就不會因為訊號碰撞而要重新傳輸一數(shù)據(jù)包。這樣一來，即使前一數(shù)據(jù)包的數(shù)據(jù)尚未傳輸至網(wǎng)絡(luò)而只是暫存于緩沖存儲器，暫存存儲器原先用來暫存前一數(shù)據(jù)包的存儲單元也可以被釋放、覆寫而用來暫存次一數(shù)據(jù)包的相關(guān)數(shù)據(jù)。
以上所述僅為本發(fā)明的較佳實施例，凡依本發(fā)明權(quán)利要求書所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種加速暫存存儲器數(shù)據(jù)更新以增加網(wǎng)絡(luò)數(shù)據(jù)傳輸效率的方法，用來增加一網(wǎng)絡(luò)接口電路將數(shù)據(jù)傳輸至一網(wǎng)絡(luò)的效率；該網(wǎng)絡(luò)接口電路包含有一暫存存儲器，用來暫存要傳輸至該網(wǎng)絡(luò)的至少一數(shù)據(jù)；該方法包含有將對應(yīng)到一數(shù)據(jù)包的一數(shù)據(jù)包數(shù)據(jù)暫存至該暫存存儲器；將該數(shù)據(jù)包數(shù)據(jù)傳輸至該網(wǎng)絡(luò)接口電路的其它部分，以對該數(shù)據(jù)包數(shù)據(jù)進(jìn)行進(jìn)一步處理；以及將對應(yīng)到未曾暫存于該暫存存儲器的另一數(shù)據(jù)包的另一數(shù)據(jù)包數(shù)據(jù)暫存至該暫存存儲器。
2.如權(quán)利要求1所述的方法，至少具有下列兩種可能變化方式之一在該數(shù)據(jù)包數(shù)據(jù)已完整地被傳輸至該網(wǎng)絡(luò)接口電路的其它部分所進(jìn)一步處理過后，才開始將未會暫存于該暫存存儲器的另一數(shù)據(jù)包數(shù)據(jù)暫存至該暫存存儲器；以及在部分該數(shù)據(jù)包數(shù)據(jù)已被該網(wǎng)絡(luò)接口電路的其它部分所進(jìn)一步處理時，便將未曾暫存于該暫存存儲器的另一數(shù)據(jù)包數(shù)據(jù)的至少一部分暫存至該暫存存儲器以取代該部分?jǐn)?shù)據(jù)包數(shù)據(jù)。
3.如權(quán)利要求1所述的方法，若該數(shù)據(jù)包數(shù)據(jù)中可分為一第一部分?jǐn)?shù)據(jù)及一第二部分?jǐn)?shù)據(jù)，則尚可以在該第一部分?jǐn)?shù)據(jù)已被傳輸至該網(wǎng)絡(luò)而該第二部分?jǐn)?shù)據(jù)尚未傳輸至該網(wǎng)絡(luò)時，開始將未曾在該暫存存儲器暫存過的另一數(shù)據(jù)包數(shù)據(jù)的至少一部分暫存至該暫存存儲器并覆寫該第一部分?jǐn)?shù)據(jù)。
4.如權(quán)利要求1所述的方法，若該網(wǎng)絡(luò)接口電路是使用電性耦接至該暫存存儲器與該網(wǎng)絡(luò)的一介質(zhì)控制模塊來進(jìn)一步處理位于該暫存存儲器的多數(shù)數(shù)據(jù)并將進(jìn)一步處理過的字些數(shù)據(jù)傳輸至該網(wǎng)絡(luò)，則至少具有下列兩種可能變化方式之一只要原本位于該暫存存儲器中的該數(shù)據(jù)包數(shù)據(jù)已經(jīng)全部被該介質(zhì)控制模塊所處理，便可以開始以未曾在該暫存存儲器暫存過的另一數(shù)據(jù)包數(shù)據(jù)取代該暫存存儲器原本所存儲的該數(shù)據(jù)包數(shù)據(jù)；以及在已被該介質(zhì)控制模塊所處理的該數(shù)據(jù)包數(shù)據(jù)已經(jīng)部分被傳輸至該網(wǎng)絡(luò)，才開始以未曾在該暫存存儲器暫存過的另一數(shù)據(jù)包數(shù)據(jù)取代該暫存存儲器中原本存儲的該數(shù)據(jù)包數(shù)據(jù)已被傳輸至該網(wǎng)絡(luò)的部分。
5.如權(quán)利要求4所述的方法，當(dāng)該介質(zhì)控制模塊具有一緩沖存儲器時，是將來自該暫存存儲器的數(shù)據(jù)先存儲于該緩沖存儲器；并且，只要原本位于該暫存存儲器中的該數(shù)據(jù)包數(shù)據(jù)已經(jīng)全部被轉(zhuǎn)移至該緩沖存儲器，便可以開始以未曾在該暫存存儲器暫存過的另一數(shù)據(jù)包數(shù)據(jù)取代該暫存存儲器原本所存儲的該數(shù)據(jù)包數(shù)據(jù)，不論被轉(zhuǎn)移至該緩沖存儲器的該數(shù)據(jù)包數(shù)據(jù)是否已被傳輸至該網(wǎng)絡(luò)。
6.一種網(wǎng)絡(luò)接口電路，用來控制對一網(wǎng)絡(luò)的數(shù)據(jù)存取；該網(wǎng)絡(luò)接口電路包含有一介質(zhì)控制模塊，用來將一數(shù)據(jù)包傳輸至該網(wǎng)絡(luò)；一暫存存儲器，用來暫存對應(yīng)到該數(shù)據(jù)包的一數(shù)據(jù)包數(shù)據(jù)；而該暫存存儲器中設(shè)有一檢查電路；當(dāng)該暫存存儲器將該數(shù)據(jù)包數(shù)據(jù)傳輸至該介質(zhì)控制模塊后，該檢查電路便會使該暫存存儲器產(chǎn)生一中斷要求訊號；以及一存儲存取電路，可在接收到該中斷要求訊號后，將對應(yīng)到另一數(shù)據(jù)包的另一數(shù)據(jù)包數(shù)據(jù)暫存至該暫存存儲器。
7.如權(quán)利要求3所述的網(wǎng)絡(luò)接口電路，該檢查電路至少具有下列兩個功能之一在該數(shù)據(jù)包數(shù)據(jù)已完整地被該網(wǎng)絡(luò)接口電路的其它部分所處理過后，才發(fā)出該中斷要求訊號；以及在部分該數(shù)據(jù)包已被該網(wǎng)絡(luò)接口電路的其它部分所處理時，便發(fā)出該中斷請求訊號以輸入部分的該另一數(shù)據(jù)包數(shù)據(jù)。
8.如權(quán)利要求6所述的網(wǎng)絡(luò)接口電路，其中該介質(zhì)控制模塊中還包含有一緩沖存儲器；該緩沖存儲器可在該介質(zhì)控制模塊將來自該暫存存儲器的該數(shù)據(jù)包數(shù)據(jù)完全傳輸至該網(wǎng)絡(luò)前，暫存該數(shù)據(jù)包數(shù)據(jù)尚未被傳輸至該網(wǎng)絡(luò)的部分。
9.如權(quán)利要求6所述的網(wǎng)絡(luò)接口電路，其中該暫存存儲器與之該緩沖存儲器的運作模式為先進(jìn)先出。
10.如權(quán)利要求6所述的網(wǎng)絡(luò)接口電路，該暫存存儲器是以環(huán)式單元的方式在循環(huán)運用其所有存儲空間。
全文摘要
本發(fā)明提供一種用于一網(wǎng)絡(luò)接口電路(像是一網(wǎng)絡(luò)界面卡)以增加網(wǎng)絡(luò)數(shù)據(jù)傳輸效率的方法及相關(guān)電路。該網(wǎng)絡(luò)接口電路中設(shè)有一暫存存儲器及一介質(zhì)控制模塊，該介質(zhì)控制模塊用來將暫存于該暫存存儲器的數(shù)據(jù)傳輸至一網(wǎng)絡(luò)。該方法包含有在該暫存存儲器已將一數(shù)據(jù)包數(shù)據(jù)傳輸(例如完全傳輸)至該介質(zhì)控制模塊后，即發(fā)出一中斷要求訊號，以將另一數(shù)據(jù)包數(shù)據(jù)讀入至該暫存存儲器。
文檔編號G06F13/20GK1460934SQ0314237
公開日2003年12月10日 申請日期2003年6月10日 優(yōu)先權(quán)日2003年6月10日
發(fā)明者吳政原, 蕭正欣 申請人:威盛電子股份有限公司