專利名稱：動態(tài)調(diào)整微處理器模擬裝置的操作時鐘脈沖的相關(guān)方法
技術(shù)領(lǐng)域：
本發(fā)明提供一種可動態(tài)調(diào)整一微處理器模擬裝置(MicroprocessorEmulator)的操作時鐘脈沖(Operating Clock)的方法，尤指一種將此微處理器模擬裝置電連于一緩沖控制裝置，以動態(tài)調(diào)整此微處理器模擬裝置的操作時鐘脈沖，用來模擬一微處理器存取至少一存儲器的方法。
背景技術(shù)：
隨著數(shù)字時代的演進，為滿足使用者的需求激增，數(shù)字數(shù)據(jù)的提取、傳輸、存儲、運用、與顯示的速度及正確性必須不斷隨之增強，而其中與信息系統(tǒng)的效能關(guān)系最劇烈的，即是處理器與相關(guān)存儲器的存取運作。在現(xiàn)有技術(shù)中，當一微處理器(Micro-processor)向一程序存儲器要求提出數(shù)據(jù)(程序碼)時，也就是微處理器要存取程序存儲器時，必須發(fā)出對應(yīng)于所需數(shù)據(jù)(程序碼)的存取位置及其他控制信號，而程序存儲器(如只讀存儲器ROM、快閃存儲器Flash等等)必須在收到微處理器所發(fā)出的存取位置及相關(guān)控制信號后的一定時間內(nèi)，讓所需的程序碼由微處理器讀走。請參閱圖1，圖1為現(xiàn)有一微處理器10存取一程序存儲器12的架構(gòu)示意圖。在圖1中，微處理器10對程序存儲器12發(fā)出一存取地址(Access Address)以及一控制信號，而程序存儲器12在收到此存取地址及控制信號后，傳回對應(yīng)的一數(shù)字數(shù)據(jù)(程序碼)至微處理器10。
在評估一個存儲器的效能時，最重要的便是其存取的時間與速度。從微處理器發(fā)布存取地址及相關(guān)指令，存儲器取得存取地址數(shù)據(jù)，至存儲器傳回對應(yīng)的數(shù)字數(shù)據(jù)給微處理器，最后到微處理器確實接收到所需的數(shù)字數(shù)據(jù)并完成數(shù)據(jù)分析為止，整個程序所花的時間可稱為該存儲器的完整的一讀取周期，假設(shè)存儲器的讀取周期是60ns(毫微秒)，這便意味著完成上述的程序所需的時間是60ns。請繼續(xù)參閱圖1的現(xiàn)有實施例，若微處理器10與程序存儲器12之間一個完整的讀取動作包含有四個操作步驟a.微處理器10發(fā)出存取地址、b.等待程序碼由程序存儲器12回傳、c.程序碼分析、d.由微處理器10發(fā)出新的存取地址，以現(xiàn)行一個具有時鐘脈沖頻率33MHz的8051系列的芯片(IC)為例，若設(shè)計四個時鐘脈沖周期(30ns*4＝120ns)為一個讀取周期，即，程序存儲器12必須在120ns的時間內(nèi)完成一個完整的讀取動作，包括上述a.至d.四個操作步驟，若程序存儲器12無法在一個讀取周期內(nèi)完成上述所有步驟，則可能發(fā)生數(shù)據(jù)流失、阻塞、程序碼無法正常執(zhí)行等不良效應(yīng)。
因此，程序存儲器12的速度必須要達到一定要求，才能讓微處理器10順利存取并執(zhí)行程序存儲器12中的程序碼。如此一來，存取速度不快但可因此省卻引腳數(shù)(Pin Count)的使用及占有較少系統(tǒng)資源的存儲器，如串行式快閃存儲器(Serial Flash)等，則在上述現(xiàn)有技術(shù)的架構(gòu)下，無法應(yīng)用于現(xiàn)今高速的微處理器系統(tǒng)中。再者，以一動態(tài)隨機存取存儲器(DRAM)而言，在多工的模式下在時序的控制上也必須要精準，才能確保存取時的數(shù)據(jù)的完整和正確性。若能將這些成本低廉、架構(gòu)簡易的存儲器與現(xiàn)今愈加高速的微處理器系統(tǒng)加以配合運用，對于系統(tǒng)資源的節(jié)省與產(chǎn)品的價格競爭力必有顯著的提升。
事實上，微處理器系統(tǒng)的運作與模擬其實是同一回事，一個典型的模擬程序應(yīng)該要能真實反映原本的系統(tǒng)設(shè)計，借由模擬找出實際操作時可能會遇到的問題并加以除錯。因此，在一個完整的微處理器系統(tǒng)的發(fā)展成型的過程中，一內(nèi)嵌式處理器模擬器(In-Circuit Emulator)的加入是極為重要的一環(huán)。簡單來說，內(nèi)嵌式處理器模擬器ICE是一個用來模擬微處理器電路的硬件設(shè)備，外接于原有的微處理器系統(tǒng)，可作為一些未設(shè)置有除錯線路的微處理器的擴充，以便讓系統(tǒng)開發(fā)商或是程序設(shè)計師可以對微處理器系統(tǒng)的軟/硬件做模擬除錯的動作。請參閱圖2，圖2為現(xiàn)有技術(shù)利用一內(nèi)嵌式處理器模擬器24模擬一微處理器系統(tǒng)20的示意圖。圖2中包含了芯片20(微處理器系統(tǒng))、內(nèi)嵌式處理器模擬器24、一程序存儲器22、以及一外接式(External)時鐘脈沖產(chǎn)生器26。請回頭對照圖1，此時內(nèi)嵌式處理器模擬器24即取代原本芯片20中微處理器的功能，模擬芯片20(其中包含有圖1中的微處理器10)在實際操作時的情形。在實際實施時，目前一般的內(nèi)嵌式處理器模擬器24的引腳設(shè)計會與其要模擬的微處理器一樣，方便把內(nèi)嵌式處理器模擬器24直接插在原來的微處理器插槽上，再利用軟件的配合以控制整個內(nèi)嵌式處理器模擬器24的運作。在本現(xiàn)有實施例中，內(nèi)嵌式處理器模擬器24的操作時鐘脈沖是由外接式時鐘脈沖產(chǎn)生器26提供，與被測試的芯片(微處理器系統(tǒng)20)無關(guān)。程序存儲器22提供內(nèi)嵌式處理器模擬器24運作所需的指令(Instruction)，內(nèi)嵌式處理器模擬器24對被測的芯片提供存取地址以及相關(guān)的控制信號等，而被測試的芯片則依據(jù)存取地址以及相關(guān)控制信號，傳回對應(yīng)的數(shù)字數(shù)據(jù)至內(nèi)嵌式處理器模擬器24。借由上述概略的運作，即可例用內(nèi)嵌式處理器模擬器24控制被測芯片的運作。
然而，無論是使用內(nèi)嵌式處理器模擬器24，或者是通過現(xiàn)行的一些模擬軟件，有時仍無法模擬出微處理器系統(tǒng)20真實的狀態(tài)。例如在動態(tài)即時(Real-Time)反應(yīng)的工作情形下，時鐘脈沖的變動、中斷(Interruption)、或暫停(Suspension)是時?？赡馨l(fā)生的情況，而若要如上面所述，將成本低廉、架構(gòu)簡易的慢速存儲器(例如串行式快閃存儲器)與高速的微處理器系統(tǒng)20配合運用，時鐘脈沖變動、中斷或暫停運作等的程序更是需要納入考慮?，F(xiàn)有技術(shù)的困窘之處在于，一般的(外接式)時鐘脈沖產(chǎn)生器26很難模擬這些動態(tài)的運作情形，在無從模擬許多真實情況的處境下，更是遑論將慢速存儲器與高速的微處理器系統(tǒng)20配合運用的可能性。

發(fā)明內(nèi)容
因此本發(fā)明的主要目的在于提供一種動態(tài)調(diào)整一微處理器模擬裝置的操作時鐘脈沖的方法，用來模擬利用一緩沖控制裝置使一微處理器存取至少一存儲器的運作情形，以解決上述問題。
在本發(fā)明所揭露的方法及架構(gòu)中，我們在一微處理器系統(tǒng)中設(shè)置一緩沖控制裝置，輸出一操作時鐘脈沖至微處理器，并由存儲器中連續(xù)不間斷的讀取一定數(shù)量的數(shù)據(jù)(程序碼)。當微處理器需要數(shù)據(jù)時，檢查緩沖控制裝置中是否存有微處理器所需的程序碼，若有，微處理器則直接從緩沖控制裝置中存取，若沒有，緩沖控制裝置會將操作時鐘脈沖掩蓋(mark)掉，而微處理器會因為操作時鐘脈沖的消失，而暫時停止運作，并保留其現(xiàn)有的狀態(tài)。在程序存儲器搜尋到并回傳微處理器所需的程序碼后，緩沖控制裝置再恢復(fù)操作時鐘脈沖的輸出。如此一來，即可達成動態(tài)控制操作時鐘脈沖，以大幅降低程序存儲器所須的存取速度。
在本發(fā)明中，我們還提出一種可動態(tài)調(diào)整一微處理器模擬裝置的操作時鐘脈沖的技術(shù)特征，其是利用將此微處理器模擬裝置電連于一緩沖控制裝置，而緩沖控制裝置輸出操作時鐘脈沖至微處理器模擬裝置，以操作此微處理器模擬裝置。如此一來，該緩沖控制裝置可經(jīng)由判斷微處理器模擬裝置所發(fā)送的存取地址是否位于緩沖控制裝置中，來動態(tài)調(diào)整操作時鐘脈沖，以模擬本發(fā)明利用緩沖控制裝置使一微處理器存取一慢速的存儲器的情形。如此一來，即使在不同的跳躍狀態(tài)(Jump Condition)，或在可變動的操作時鐘脈沖下，微處理器模擬裝置都可正確地模擬出微處理器的效能。
本發(fā)明的目的是提供一種利用一緩沖控制裝置使一微處理器存取至少一存儲器的方法，該存儲器存儲有多筆數(shù)字數(shù)據(jù)，該方法包含有(a)使用該緩沖控制裝置輸出一操作時鐘脈沖至該微處理器，以操作該微處理器；(b)使用該緩沖控制裝置讀取存儲于該存儲器中的預(yù)定數(shù)目筆數(shù)字數(shù)據(jù)；(c)使用該微處理器由該緩沖控制裝置中讀取所需的至少一數(shù)字數(shù)據(jù)；(d)在步驟(c)中，當該微處理器所需的該數(shù)字數(shù)據(jù)位于該緩沖控制裝置中時，使用該微處理器讀取位于該緩沖控制裝置中的該數(shù)字數(shù)據(jù)，并繼續(xù)使用該緩沖控制裝置輸出該操作時鐘脈沖至該微處理器；(e)在步驟(c)中，當該微處理器所需的該數(shù)字數(shù)據(jù)不是位于該緩沖控制裝置中時，使用該緩沖控制裝置停止輸出該操作時鐘脈沖，以暫停該微處理器的操作；以及(f)在進行步驟(e)后，將該微處理器所需的該數(shù)字數(shù)據(jù)由該存儲器傳送至該緩沖控制裝置以及該微處理器，并使用該緩沖控制裝置恢復(fù)輸出該操作時鐘脈沖，以使該微處理器讀取該數(shù)字數(shù)據(jù)。
本發(fā)明的另一目的是提供一種用來動態(tài)調(diào)整一微處理器模擬裝置的操作時鐘脈沖的方法，該微處理器模擬裝置是電連于一微處理器系統(tǒng)(Microprocessor System)，該微處理器系統(tǒng)包含一緩沖控制裝置，該方法包含有(a)使用該微處理器模擬裝置發(fā)送一存取地址至該緩沖控制裝置；(b)在步驟(a)中，當該存取地址位于該緩沖控制裝置中時，使用該緩沖控制裝置輸出該操作時鐘脈沖至該微處理器模擬裝置，以操作該微處理器模擬裝置；以及(c)在步驟(a)中，當該存取地址不是位于該緩沖控制裝置中時，使用該緩沖控制裝置停止輸出該操作時鐘脈沖至該微處理器模擬裝置，以暫停操作該微處理器模擬裝置。


圖1為現(xiàn)有一微處理器存取一程序存儲器的架構(gòu)的示意圖。
圖2為現(xiàn)有一內(nèi)嵌式處理器模擬器模擬一微處理器系統(tǒng)的示意圖。
圖3為本發(fā)明的一微處理器通過一緩沖控制裝置存取一存儲器的架構(gòu)的示意圖。
圖4為圖3的一詳細實施例的示意圖。
圖5為一掩蓋標記信號、一操作時鐘脈沖、存取地址、及程序碼的時序圖。
圖6為本發(fā)明一方法實施例的流程圖。
圖7為本發(fā)明一微處理器模擬裝置利用一緩沖控制裝置模擬一微處理器系統(tǒng)的示意圖。
圖8為圖7的一詳細實施例的示意圖。
附圖的符號說明10、30微處理器12、22、32、52(程序)存儲器20、50微處理器系統(tǒng) 24內(nèi)嵌式處理器模擬器26外接式時鐘脈沖產(chǎn)生器38、59緩沖控制裝置 53第二存儲器54微處理器模擬裝置具體實施方式
請參閱圖3，圖3為本發(fā)明的一實施例的示意圖。圖3的架構(gòu)包含一緩沖控制裝置38、一微處理器(Micro-processor)30，一存儲器32，存儲器32中存儲有多筆數(shù)字數(shù)據(jù)。與圖1現(xiàn)有實施例對照可知，本發(fā)明的基本架構(gòu)仍是利用微處理器30存取存儲器32，但在存取的過程中，由于本發(fā)明的存儲器32是期以一慢速存儲器(例如串行式快閃存儲器)完成，而在微處理器30仍為高速運作的情形下，為避免數(shù)據(jù)在傳輸時逸失或阻塞，我們在本實施例中讓微處理器30通過緩沖控制裝置38來間接存取存儲器32，并配合上本發(fā)明所揭露的方法技術(shù)特征，以確保微處理器30正確無誤地存取較慢速的存儲器32。
在本實施例中，微處理器30不直接由存儲器32索取所需的數(shù)字數(shù)據(jù)，而是預(yù)先由緩沖控制裝置38連續(xù)讀取位于存儲器32中多筆數(shù)字數(shù)據(jù)，將此多筆數(shù)字數(shù)據(jù)存放入緩沖控制裝置38中，當微處理器30需要數(shù)字數(shù)據(jù)時，發(fā)送一要求消息至緩沖控制裝置38，直接從緩沖控制裝置38中存取。由于本實施例中，緩沖控制裝置38與微處理器30之間所具有的數(shù)據(jù)存取速率大于存儲器32與緩沖控制裝置38之間的數(shù)據(jù)存取速率，因此，只要緩沖控制裝置38的存取速度能符合微處理器30對數(shù)據(jù)存取速度的要求，存儲器32則可以用較慢速的存儲器32完成。以承襲前述8051系列的微處理器30為例，若其讀取周期設(shè)計為四個時鐘脈沖周期(120ns＝30ns*4)，也即微處理器30以四個時鐘脈沖周期完成一個完整的讀取動作，若完整的讀取動作仍包含四個操作步驟，其中一個步驟為存儲器32的存取，其余三個步驟是關(guān)于數(shù)字數(shù)據(jù)的處理(如程序碼分析等)，也就是說，其中一個時鐘脈沖為相關(guān)于存取存儲器32的操作，另外三個時鐘脈沖用來處理數(shù)字數(shù)據(jù)。所以在一個讀取周期內(nèi)，當微處理器30在處理所接收到的數(shù)字數(shù)據(jù)時，存儲器32其實會有部分時間空置。因此，借由緩沖控制裝置38的設(shè)置與運作，可使用存取速度為原來的四分之一的存儲器32來存放數(shù)字數(shù)據(jù)。若存儲器32的存取速度大于原來的四分之一，甚至可以緩慢地填滿緩沖控制裝置38，而無需擔(dān)心數(shù)據(jù)壅塞的情況。因此，本發(fā)明加入緩沖控制裝置38的技術(shù)特征，可使所需要的存儲器32的存取速度大幅下降。
請繼續(xù)參閱圖3，緩沖控制裝置38輸出一操作時鐘脈沖(OperatingClock)至微處理器30，以控制微處理器30的運作，即，當操作時鐘脈沖停止時，微處理器30的運作也會隨之暫停。在實際運作時，由于微處理器30的程序中常有跳躍(jump)的動作，造成緩沖控制裝置38中不一定存有所需的數(shù)字數(shù)據(jù)，此時就需要利用緩沖控制裝置38動態(tài)調(diào)整此操作時鐘脈沖，以動態(tài)控制微處理器30的運作。請參閱圖4，圖4為圖3的一詳細實施例的示意圖。對應(yīng)于圖3實施例，本實施例中的存儲器32是一慢速的程序存儲器32，而存儲于該存儲器32中的多筆數(shù)字數(shù)據(jù)為多筆程序碼(Programming Code)。緩沖控制裝置38為一先進先出式(FIFO)存儲架構(gòu)，而緩沖控制裝置38是在一起始地址(Starting Address)處，由存儲器32中連續(xù)不間斷地讀取預(yù)定數(shù)目筆程序碼。當微處理器30需要程序碼而直接從緩沖控制裝置38中存取時，微處理器30會先發(fā)送對應(yīng)于該程序碼的一存取地址至緩沖控制裝置38，以使緩沖控制裝置38判斷微處理器30所送出的存取地址是否位于其中。若緩沖控制裝置38已存有微處理器30要求的程序碼，則微處理器30直接由緩沖控制裝置38發(fā)送該所需的程序碼；若緩沖控制裝置38中沒有微處理器30要求的程序碼(如微處理器30正執(zhí)行含有跳躍狀態(tài)(Jump Condition)的運作)，則緩沖控制裝置38會停止輸出操作時鐘脈沖，同時微處理器30會因為操作時鐘脈沖的消失，而暫時停止運作并保留現(xiàn)有狀態(tài)。在同一時刻，微處理器30將對應(yīng)程序碼的存取地址傳送到程序存儲器32，在程序存儲器32接收到存取地址后，會搜尋并回傳搜尋到的程序碼，將該程序碼填入緩沖控制裝置38并傳給微處理器30，此時緩沖控制裝置38再將微處理器30的操作時鐘脈沖釋放，讓微處理器30讀取程序碼。借由本實施例中的架構(gòu)及方法，微處理器30可在與慢速的程序存儲器32配合運用時，執(zhí)行含有跳躍狀態(tài)的程序，再者，經(jīng)由此可動態(tài)控制的操作時鐘脈沖，程序存儲器32甚至可以使用速度更慢的傳統(tǒng)存儲器32完成，如串行式存儲器(Serial Memory)。
在本發(fā)明的技術(shù)特征中，讓緩沖控制裝置38停止輸出操作時鐘脈沖的方法是采用將操作時鐘脈沖掩蓋(Mark)的方式，并在緩沖控制裝置38中設(shè)置一掩蓋標記信號來達成。請參閱圖5，圖5為掩蓋標記信號、并同圖4中的操作時鐘脈沖、存取地址、及程序碼的時序圖。請見圖5，當微處理器30所需的存取地址A2(對應(yīng)于程序碼C2)不位于緩沖控制裝置38中時，將掩蓋標記信號提升至一預(yù)設(shè)的電位，以掩蓋掉此操作時鐘脈沖，此時微處理器30保留其現(xiàn)有狀態(tài)(存取地址A2)。當微處理器30所需的程序碼C2由程序存儲器32回傳至緩沖控制裝置38及微處理器30時，掩蓋標記信號會回復(fù)至一原先預(yù)設(shè)的電位，以恢復(fù)操作時鐘脈沖的輸出，使微處理器30繼續(xù)運作。由前述可知，掩蓋標記信號的電位躍起前代表了微處理器30所需的存取地址(與對應(yīng)的程序碼)并未位于緩沖控制裝置38中，而掩蓋標記信號的電位落下后的時點，則代表了微處理器30所需的存取地址(與對應(yīng)的程序碼)已在程序存儲器32中找到并回傳的時刻。因此，再次強調(diào)，借由本發(fā)明“緩沖控制裝置38合并動態(tài)調(diào)整操作時鐘脈沖的方法”的技術(shù)特征，可以順利的存取較慢速的程序存儲器32，例如串行式快閃存儲器，而對于頻寬并不保證隨時足夠的動態(tài)隨機存取存儲器(DRAM)或只讀存儲器(ROM)，也可以用同樣的機制加以存取，確保微處理器30所得到的數(shù)據(jù)的正確性。
綜上所述，本發(fā)明利用一緩沖控制裝置，動態(tài)調(diào)整一微處理器的操作時鐘脈沖，以使微處理器存取一存儲器的方法可參閱圖6，圖6為本發(fā)明一方法實施例的流程圖，包含有下列步驟步驟100開始；步驟102使用緩沖控制裝置輸出操作時鐘脈沖至微處理器，以控制微處理器的操作；步驟104使用緩沖控制裝置讀取存儲于存儲器中的預(yù)定數(shù)目筆數(shù)字數(shù)據(jù)，在圖5實施例中，緩沖控制裝置會在一起始地址處，由存儲器中連續(xù)讀取該預(yù)定數(shù)目筆程序碼數(shù)據(jù)；步驟106使用微處理器由緩沖控制裝置中讀取所需的至少一數(shù)字數(shù)據(jù)，并由緩沖控制裝置判斷微處理器所需的數(shù)字數(shù)據(jù)(對應(yīng)的存取地址)是否位于緩沖控制裝置中，若是，則進行至步驟112；若微處理器正執(zhí)行含有跳躍狀態(tài)(Jump Condition)的運作，使得緩沖控制裝置中沒有微處理器所需的數(shù)字數(shù)據(jù)(對應(yīng)的存取地址)，則進行步驟108。
步驟108使用緩沖控制裝置停止輸出操作時鐘脈沖，以暫停該處理器的操作(將一掩蓋標記信號提升至一預(yù)設(shè)的高電位)并保留現(xiàn)有狀態(tài)。同時，微處理器將對應(yīng)于所需的數(shù)字數(shù)據(jù)的相關(guān)消息(對應(yīng)程序碼數(shù)據(jù)的存取地址)傳送到存儲器；步驟110在存儲器接收到數(shù)字數(shù)據(jù)的相關(guān)消息(對應(yīng)程序碼數(shù)據(jù)的存取地址)后，會搜尋并回傳搜尋到的數(shù)字數(shù)據(jù)(程序碼)。將該數(shù)字數(shù)據(jù)(程序碼)填入緩沖控制裝置及微處理器，此時緩沖控制裝置再將微處理器的操作時鐘脈沖釋放(將掩蓋標記信號回復(fù)至原先預(yù)設(shè)的低電位)，讓微處理器繼續(xù)運作；步驟112繼續(xù)進行正常的數(shù)據(jù)讀取，也就是使用微處理器繼續(xù)由緩沖控制裝置中讀取所需的數(shù)字數(shù)據(jù)(程序碼)，并遞回至步驟106作其余每筆數(shù)據(jù)的判斷。
接下來，我們必須考慮的是，在本發(fā)明上述所揭露的方法及架構(gòu)下，如何完成包含本發(fā)明技術(shù)特征的微處理器的模擬運作。由于微處理器的運作與模擬是一體的兩面，在微處理器系統(tǒng)發(fā)展成型的階段，如何利用外加的一微處理器模擬裝置真實模擬出原本的系統(tǒng)設(shè)計在實際操作時可能會遇到的問題，也包含于本發(fā)明主要的技術(shù)特征。請回頭參照圖2，現(xiàn)有實施例及圖3、圖4的本發(fā)明實施例，本發(fā)明的架構(gòu)為了能存取慢速的程序存儲器，在微處理器30及程序存儲器32之間額外設(shè)置一緩沖控制裝置38，且利用此緩沖控制裝置38輸出的操作時鐘脈沖動態(tài)控制微處理器30，當緩沖控制裝置38內(nèi)沒有微處理器30所需要的程序碼數(shù)據(jù)時，將微處理器30暫停，并等待程序存儲器32提供所需的程序碼數(shù)據(jù)。如此一來，由于微處理器30所接收的操作時鐘脈沖是(動態(tài)的)時有時無，如圖2現(xiàn)有技術(shù)中的微處理器20模擬裝置無法模擬出這種動態(tài)情形，也無法模擬出本發(fā)明中緩沖控制裝置38(以一先進先出式存儲架構(gòu)FIFO完成)配合一慢速存儲器32(如一串行式快閃存儲器)運作時的情況。
請參閱圖7，圖7為本發(fā)明另一實施例的示意圖。圖7中包含了一緩沖控制裝置58以及一微處理器模擬裝置54，緩沖控制裝置58是設(shè)置在一微處理器系統(tǒng)50中，而緩沖控制裝置58與微處理器模擬裝置54相互電連。實際上，若與本發(fā)明前述圖3及圖4實施例相對照，微處理器模擬裝置54即對應(yīng)于圖3、圖4中的微處理器30，具備相近的功能。為使微處理器模擬裝置54能模擬測試出具有本發(fā)明技術(shù)特征的微處理器系統(tǒng)50，緩沖控制裝置58是提供一操作時鐘脈沖至該微處理器模擬裝置54，以控制該微處理器模擬裝置54的運作。無論在緩沖控制裝置58中是否原先即存儲有一定數(shù)量的地址(Address)數(shù)據(jù)，在執(zhí)行模擬的運作時，微處理器模擬裝置54會發(fā)送一存取地址至此緩沖控制裝置58，若此存取地址位于緩沖控制裝置58中時，緩沖控制裝置58會繼續(xù)輸出操作時鐘脈沖至微處理器模擬裝置54，以維持微處理器模擬裝置54的運作，而當此存取地址并非位于緩沖控制裝置58中時，緩沖控制裝置58就會停止輸出操作時鐘脈沖至微處理器模擬裝置54，以暫停操作微處理器模擬裝置54。如此一來，利用緩沖控制裝置58提供可動態(tài)調(diào)整的操作時鐘脈沖給微處理器模擬裝置54，即可動態(tài)控制微處理器模擬裝置54的運作，正確模擬出具有本發(fā)明技術(shù)特征的微處理器系統(tǒng)50。
在模擬的過程中，可將本實施例設(shè)計為當緩沖控制裝置58停止輸出操作時鐘脈沖以暫停微處理器模擬裝置54之后，經(jīng)過一預(yù)定數(shù)目的操作時鐘脈沖周期后，緩沖控制裝置58就會自動恢復(fù)輸出操作時鐘脈沖至微處理器模擬裝置54，恢復(fù)微處理器模擬裝置54的操作。此時，由于是純粹模擬測試的過程，緩沖控制裝置58是否連接有一存儲器并不重要，倘若緩沖控制裝置58電連至一存儲有多筆數(shù)字數(shù)據(jù)的慢速存儲器，則其架構(gòu)就幾乎等同于本發(fā)明圖3及圖4的實施例。請參閱圖8，圖8為圖7的一詳細實施例的示意圖。緩沖控制裝置58是一先進先出式存儲架構(gòu)，并電連至一較慢速的存儲器52，此存儲器52可為一串行式快閃存儲器、一動態(tài)隨機存取存儲器52、或者一只讀存儲器52等等，而微處理器模擬裝置54是一內(nèi)嵌式處理器模擬器24(In-Circuit Emulator)。緩沖控制裝置58會由一起始地址處，從存儲器52中連續(xù)讀取預(yù)定數(shù)目筆數(shù)字數(shù)據(jù)及其對應(yīng)的存取地址，預(yù)先存于緩沖控制裝置58中，當微處理器模擬裝置54所傳送的該存取地址位于緩沖控制裝置58中時，即使用該緩沖控制裝置58傳送對應(yīng)于此存取地址的數(shù)字數(shù)據(jù)至微處理器模擬裝置54，若該存取地址并非位于緩沖控制裝置58中時(可模擬微處理器30執(zhí)行含有跳躍狀態(tài)(Jump Condition)的運作狀況)，存儲器52會搜尋并回傳對應(yīng)于該存取地址的數(shù)字數(shù)據(jù)至緩沖控制裝置58，緩沖控制裝置58再傳送搜尋到的數(shù)字數(shù)據(jù)至微處理器模擬裝置54，同時恢復(fù)輸出操作時鐘脈沖。當然，若微處理器模擬裝置54也電連于存儲器52，存儲器52在搜尋到對應(yīng)于此存取地址的數(shù)字數(shù)據(jù)后，可直接回傳數(shù)字數(shù)據(jù)至微處理器模擬裝置54，而無需通過緩沖控制裝置58。
請注意，在本實施例中，緩沖控制裝置58仍可采用將操作時鐘脈沖掩蓋(Mark)的方式以停止輸出操作時鐘脈沖，此時，在緩沖控制裝置58中必須設(shè)置一掩蓋標記信號來達成。如同圖4及圖5中所描述的技術(shù)特征，當微處理器模擬裝置54所需的存取地址不位于緩沖控制裝置58中時，緩沖控制裝置58內(nèi)部會將掩蓋標記信號提升至一預(yù)定的電位，以掩蓋掉操作時鐘脈沖。當經(jīng)過預(yù)定數(shù)目的時鐘脈沖周期后，或者數(shù)字數(shù)據(jù)開始由存儲器52回傳至緩沖控制裝置58及微處理器模擬裝置54后，掩蓋標記信號才會回復(fù)至一原先預(yù)設(shè)的(低)電位，以恢復(fù)操作時鐘脈沖的輸出，使微處理器模擬裝置54繼續(xù)運作。
此外，在本發(fā)明的實施例中，緩沖控制裝置58與微處理器模擬裝置54之間所具有的數(shù)據(jù)存取速率仍大于存儲器52與緩沖控制裝置58之間的數(shù)據(jù)存取速率，用來模擬在慢速的存儲器52設(shè)置下，高速的微處理器30與緩沖控制裝置58的配合運用。請繼續(xù)參閱圖8，微處理器模擬裝置54電連至另一第二存儲器53，其是一程序存儲器，可使用一靜態(tài)隨機存取存儲器(static random access memory，SRAM)或是ROM完成，在第二存儲器53中存儲有微處理器模擬裝置54運作所需的多個指令。當緩沖控制裝置58輸出操作時鐘脈沖至微處理器模擬裝置54時，此第二存儲器53會傳送相關(guān)的指令至微處理器模擬裝置54，而當緩沖控制裝置58暫停輸出操作時鐘脈沖至該微處理器模擬裝置54時，由于此時微處理器模擬裝置54停止運作，無法接收由第二存儲器53傳送來的任何指令。上述的程序及方法即非常近似于前述本發(fā)明圖4的實施例。此外，該緩沖控制裝置58所提供的操作時鐘脈沖的頻率是可視實際情況調(diào)整變動的，或者利用電連至一外接式時鐘脈沖產(chǎn)生器56加以調(diào)整。綜合以上所述可知，具有本發(fā)明技術(shù)特征的微處理器模擬裝置54可以正確模擬出，具有本發(fā)明技術(shù)特征的微處理器系統(tǒng)50在應(yīng)用慢速存儲器52并在不同的跳躍狀態(tài)(Jump Condition)下，動態(tài)調(diào)整的操作時鐘脈沖對微處理器系統(tǒng)50效能的影響。
在本發(fā)明中，我們首先提出一種新型的方法即架構(gòu)，利用設(shè)置一緩沖控制裝置在一微處理器與一存儲器之間，依據(jù)檢查在緩沖控制裝置中是否存有微處理器所需的數(shù)據(jù)，輸出一可動態(tài)調(diào)整的操作時鐘脈沖至微處理器以控制該微處理器的存取運作，使得此較高速的微處理器30能與具有較低存取速度的存儲器(如一串行式快閃存儲器(Serial Flash))配合運用，節(jié)省引腳的使用、節(jié)省系統(tǒng)數(shù)據(jù)、并提升相關(guān)產(chǎn)品的價格競爭力。同時，我們另提出了包含有此緩沖控制裝置以動態(tài)調(diào)整一微處理器模擬裝置的操作時鐘脈沖的方法，以準確模擬出本發(fā)明中當微處理器、緩沖控制裝置、與慢速存儲器共同運作時的各種情況。
以上所述僅為本發(fā)明的優(yōu)選實施例，凡依本發(fā)明權(quán)利要求所做的均等變化與修飾，皆應(yīng)屬本發(fā)明專利的涵蓋范圍。
權(quán)利要求
1.一種利用一緩沖控制裝置使一微處理器存取至少一存儲器的方法，該存儲器存儲有多筆數(shù)字數(shù)據(jù)，該方法包含有(a)使用該緩沖控制裝置輸出一操作時鐘脈沖至該微處理器，以操作該微處理器；(b)使用該緩沖控制裝置讀取存儲于該存儲器中的預(yù)定數(shù)目筆數(shù)字數(shù)據(jù)；(c)使用該微處理器由該緩沖控制裝置中讀取所需的至少一數(shù)字數(shù)據(jù)；(d)在步驟(c)中，當該微處理器所需的該數(shù)字數(shù)據(jù)位于該緩沖控制裝置中時，使用該微處理器讀取位于該緩沖控制裝置中的該數(shù)字數(shù)據(jù)，并繼續(xù)使用該緩沖控制裝置輸出該操作時鐘脈沖至該微處理器；(e)在步驟(c)中，當該微處理器所需的該數(shù)字數(shù)據(jù)不是位于該緩沖控制裝置中時，使用該緩沖控制裝置停止輸出該操作時鐘脈沖，以暫停該微處理器的操作；以及(f)在進行步驟(e)后，將該微處理器所需的該數(shù)字數(shù)據(jù)由該存儲器傳送至該緩沖控制裝置以及該微處理器，并使用該緩沖控制裝置恢復(fù)輸出該操作時鐘脈沖，以使該微處理器讀取該數(shù)字數(shù)據(jù)。
2.如權(quán)利要求1所述的方法，其還包含有(g)在步驟(b)中，使用該緩沖控制裝置在一起始地址處，由該存儲器中連續(xù)讀取該預(yù)定數(shù)目筆數(shù)字數(shù)據(jù)；以及(h)在步驟(c)、(d)、及(e)中，使用該微處理器發(fā)送對應(yīng)于該數(shù)字數(shù)據(jù)的一存取地址至該緩沖控制裝置，以使該緩沖控制裝置判斷該微處理器所需的該數(shù)字數(shù)據(jù)是否位于該緩沖控制裝置中。
3.如權(quán)利要求1所述的方法，其中該緩沖控制裝置包含一掩蓋標記信號，該方法還包含有(i)在步驟(e)中，當該微處理器所需的該數(shù)字數(shù)據(jù)不是位于該緩沖控制裝置中時，將該掩蓋標記信號提升至一預(yù)設(shè)的電位，以停止該操作時鐘脈沖的輸出；以及(j)在步驟(f)中，當該微處理器所需的該數(shù)字數(shù)據(jù)由該存儲器傳送至該緩沖控制裝置及該微處理器時，將該掩蓋標記信號回復(fù)至另一預(yù)設(shè)的電位，以恢復(fù)該操作時鐘脈沖的輸出。
4.如權(quán)利要求1所述的方法，其中該存儲器是一慢速的程序存儲器，且存儲于該存儲器中的這些數(shù)字數(shù)據(jù)是多筆程序碼。
5.如權(quán)利要求4所述的方法，其中該存儲器是一串行式快閃存儲器、一動態(tài)隨機存取存儲器、或一只讀存儲器等。
6.如權(quán)利要求4所述的方法，其中該緩沖控制裝置與該微處理器之間具有一第一數(shù)據(jù)存取速率，該存儲器與該緩沖控制裝置之間具有一第二數(shù)據(jù)存取速率，其中該第一數(shù)據(jù)存取速率高于或等于該第二數(shù)據(jù)存取速率。
7.如權(quán)利要求4所述的方法，其中該緩沖控制裝置是一先進先出式存儲架構(gòu)。
8.一種用來動態(tài)調(diào)整一微處理器模擬裝置的一操作時鐘脈沖的方法，該微處理器模擬裝置是電連于一微處理器系統(tǒng)，該微處理器系統(tǒng)包含一緩沖控制裝置，該方法包含有(a)使用該微處理器模擬裝置發(fā)送一存取地址至該緩沖控制裝置；(b)在步驟(a)中，當該存取地址位于該緩沖控制裝置中時，使用該緩沖控制裝置輸出該操作時鐘脈沖至該微處理器模擬裝置，以操作該微處理器模擬裝置；以及(c)在步驟(a)中，當該存取地址不是位于該緩沖控制裝置中時，使用該緩沖控制裝置停止輸出該操作時鐘脈沖至該微處理器模擬裝置，以暫停操作該微處理器模擬裝置。
9.如權(quán)利要求8所述的方法，其還包含有(d)在進行步驟(c)后，在一預(yù)定數(shù)目的時鐘脈沖周期后，使用該緩沖控制裝置恢復(fù)輸出該操作時鐘脈沖至該微處理器模擬裝置，以恢復(fù)該微處理器模擬裝置的操作。
10.如權(quán)利要求9所述的方法，其中該緩沖控制裝置包含一掩蓋標記信號，該方法還包含有(e)在步驟(c)中，當該存取地址不是位于該緩沖控制裝置中時，將該掩蓋標記信號提升至一預(yù)設(shè)的電位，以停止該操作時鐘脈沖的輸出；以及(f)在步驟(d)中，在該預(yù)定數(shù)目的時鐘脈沖周期后，將該掩蓋標記信號回復(fù)至另一預(yù)設(shè)的電位，以恢復(fù)該操作時鐘脈沖的輸出。
11.如權(quán)利要求8所述的方法，其中該微處理器模擬裝置是電連至一第一存儲器，該方法還包含有(h)當該緩沖控制裝置輸出該操作時鐘脈沖至該微處理器模擬裝置時，使用該第一存儲器傳送至少一指令至該微處理器模擬裝置；以及(i)當該緩沖控制裝置暫停輸出該操作時鐘脈沖至該微處理器模擬裝置時，該第一存儲器不傳送任一指令至該微處理器模擬裝置。
12.如權(quán)利要求11所述的方法，其中該第一存儲器是一靜態(tài)隨機存取存儲器或其他型式的存儲器。
13.如權(quán)利要求8所述的方法，其中該緩沖控制裝置是電連至一第二存儲器，該第二存儲器存儲有多筆數(shù)字數(shù)據(jù)，該方法還包含有(j)使用該緩沖控制裝置讀取存儲于該第二存儲器中的預(yù)定數(shù)目筆數(shù)字數(shù)據(jù)；(k)在步驟(b)中，當該存取地址位于該緩沖控制裝置中時，使用該緩沖控制裝置傳送對應(yīng)于該存取地址的一數(shù)字數(shù)據(jù)至該微處理器模擬裝置；以及(l)在進行步驟(c)后，將對應(yīng)于該存取地址的該數(shù)字數(shù)據(jù)由該第二存儲器傳送至該緩沖控制裝置以及該微處理器模擬裝置，并使用該緩沖控制裝置恢復(fù)輸出該操作時鐘脈沖。
14.如權(quán)利要求13所述的方法，其中在步驟(j)中，該緩沖控制裝置是在一起始地址處，由該第二存儲器中連續(xù)讀取該預(yù)定數(shù)目筆數(shù)字數(shù)據(jù)。
15.如權(quán)利要求13所述的方法，其中該第二存儲器是一慢速的程序存儲器，且存儲于該第二存儲器中的這些數(shù)字數(shù)據(jù)是多筆程序碼。
16.如權(quán)利要求15所述的方法，其中該第二存儲器是一串行式快閃存儲器、一動態(tài)隨機存取存儲器、或一只讀存儲器等。
17.如權(quán)利要求15所述的方法，其中該緩沖控制裝置與該微處理器模擬裝置之間具有一第一數(shù)據(jù)存取速率，該第二存儲器與該緩沖控制裝置之間具有一第二數(shù)據(jù)存取速率，其中該第一數(shù)據(jù)存取速率高于或等于該第二數(shù)據(jù)存取速率。
18.如權(quán)利要求8所述的方法，其中該操作時鐘脈沖的頻率是可利用一外接式時鐘脈沖裝置加以調(diào)整。
19.如權(quán)利要求8所述的方法，其中該緩沖控制裝置是一先進先出式存儲架構(gòu)。
20.如權(quán)利要求8所述的方法，其中該微處理器模擬裝置是一內(nèi)嵌式處理器模擬器。
全文摘要
本發(fā)明提供一種用來動態(tài)調(diào)整一微處理器模擬裝置(Microprocessor Emulator)的操作時鐘脈沖(Operating Clock)的方法。該微處理器模擬裝置是電連于一微處理器系統(tǒng)(Microprocessor System)，該微處理器系統(tǒng)包含一緩沖控制裝置，該方法包含有(a)使用該微處理器模擬裝置發(fā)送一存取地址(Access Address)至該緩沖控制裝置；(b)在步驟(a)中，當該存取地址位于該緩沖控制裝置中時，使用該緩沖控制裝置輸出該操作時鐘脈沖至該微處理器模擬裝置，以操作該微處理器模擬裝置；以及(c)在步驟(a)中，當該存取地址不是位于該緩沖控制裝置中時，使用該緩沖控制裝置停止輸出該操作時鐘脈沖至該微處理器模擬裝置，以暫停操作該微處理器模擬裝置。
文檔編號G06F12/00GK1567243SQ0314745
公開日2005年1月19日 申請日期2003年7月10日 優(yōu)先權(quán)日2003年7月10日
發(fā)明者杜立群, 郭弘政, 陳炳盛 申請人:聯(lián)發(fā)科技股份有限公司