專利名稱：并行處理的可分割的乘法累加單元的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及數(shù)字信號處理器領(lǐng)域。具體的說，涉及一種可分割的數(shù)字信號處理器數(shù)據(jù)通道—并行處理的可分割的乘法累加單元。
背景技術(shù)：
數(shù)字信號處理中需要用到大量的乘法累加運(yùn)算，因此乘法累加單元是數(shù)字信號處理器的重要組成部分。目前的數(shù)字信號處理要求處理多媒體數(shù)據(jù)，多媒體數(shù)據(jù)處理要求提高16位和8位的數(shù)據(jù)的吞吐量及位寬的靈活性。而一般數(shù)字信號處理器中，乘法累加單元只進(jìn)行固定位寬的運(yùn)算，這給多媒體處理應(yīng)用帶來很大的不方便。例如MPEG-4中，運(yùn)算要求位寬從8位到64位的靈活性。另外，目前的處理器，位寬越做越寬，做到32位、64位甚至更寬。而實(shí)際應(yīng)用中，往往只用到16位的運(yùn)算，例如目前廣泛應(yīng)用的數(shù)字語音通信，采用16位。而在圖像處理中，一般只應(yīng)用8位的運(yùn)算。如果采用一個32位的處理器進(jìn)行16位甚至8位的運(yùn)算，會帶來功耗和面積的浪費(fèi)。
多媒體增強(qiáng)微處理器及DSP中，要求大的16位和8位處理的吞吐。目前文獻(xiàn)上報(bào)導(dǎo)較多的流水線乘法器，利用兩個16位的乘法器，可以在兩個周期內(nèi)完成一次32位的乘法累加運(yùn)算吞吐，一個周期內(nèi)完成兩次16位的乘法累加運(yùn)算。例如Intel公司的IntelRXScaleTM的協(xié)處理器，為了增強(qiáng)多媒體處理功能，采用了兩個16位乘法累加器，增加16位處理時的吞吐。這種結(jié)構(gòu)能很好的實(shí)現(xiàn)16位運(yùn)算，但進(jìn)行32位運(yùn)算時，吞吐量降低了。而且，這種流水線結(jié)構(gòu)只能實(shí)現(xiàn)兩種位數(shù)的運(yùn)算，靈活性還不夠。另外，這種結(jié)構(gòu)運(yùn)用到處理器中時，32位和16位運(yùn)算的周期不一樣，必須采用不同的編碼，這帶來了額外的開銷。
一般可分割乘法器是一種采用基于Baugh-Wooley算法的串—并行乘法器，被乘數(shù)并行輸入，而乘數(shù)串行輸入。該方法實(shí)現(xiàn)可分割功能方面模塊化較好，但采用了串行輸入，完成一個16位的運(yùn)算，需要32個周期。這在DSP應(yīng)用中是不可想象的。而且這種方法采用小乘法器拼大乘法器的途徑，這降低了大乘法器的性能。

發(fā)明內(nèi)容
本發(fā)明的目的在于，提供一種并行處理的可分割的乘法累加單元，可以在一個周期內(nèi)完成一次32位、兩次16位、四次8位的運(yùn)算。
本發(fā)明一種并行處理的可分割的乘法累加單元，其特征在于，其中包括一個部分積生成單元，一個部分積累加陣列，一個可分割累加器構(gòu)成；其中部分積生成單元的輸出端連接于部分積累加陣列的輸入端；部分積累加陣列的輸出端連接于可分割累加器的輸入端；利用該結(jié)構(gòu)實(shí)現(xiàn)32位、16位和8位乘法累加運(yùn)算。
其中可分割的部分積生成單元是由32個子生成單元構(gòu)成，其中子生成單元由一個與門和一個兩輸入的選通器構(gòu)成，其中該選通器的輸出端接與門的一個輸入端；可分割的部分積生成單元根據(jù)不同的模式控制信號產(chǎn)生32位乘法運(yùn)算，兩個16位乘法運(yùn)算，四個8位乘法運(yùn)算的部分積。
其中可分割的累加器單元由4個20位的累加器構(gòu)成，20位累加器由19個全加器單元和一個可分割全加器單元構(gòu)成，全加器單元由一個全加器和一個多選器構(gòu)成，該多選器的輸出端接全加器的輸入端；可分割的乘法累加單元在模式信號控制下，可以工作在32位，16位，8位工作模式。分別完成一次80位累加運(yùn)算，兩次40位累加運(yùn)算及四次20位累加運(yùn)算。
采用本發(fā)明的乘法累加單元，可以在一個時鐘周期內(nèi)完成一次32位的乘法累加運(yùn)算，兩次16位的乘法累加運(yùn)算，4次8位的乘法累加運(yùn)算，增加了DSP數(shù)據(jù)通道的靈活性。這種結(jié)構(gòu)增加了16位和8位乘法運(yùn)算的吞吐量。這種結(jié)構(gòu)可以采用模式控制位的方法，實(shí)現(xiàn)不同位數(shù)運(yùn)算的轉(zhuǎn)換，這樣可以不改變運(yùn)算指令的編碼，提高處理器的編碼效率。這種結(jié)構(gòu)在進(jìn)行8位和16位運(yùn)算時，采用多余信號置零的方式實(shí)現(xiàn)資源，資源復(fù)用率高，復(fù)用了同一個加法器陣列，節(jié)省了面積。這種結(jié)構(gòu)增加了32位乘法器的功能，對性能的影響也很小。
以下結(jié)合附圖通過對具體實(shí)施例子的描述，進(jìn)一步詳細(xì)說明本發(fā)明可分割的乘法累加單元的結(jié)構(gòu)、優(yōu)點(diǎn)和性能，其中


圖1是本發(fā)明并行可分割的乘法累加單元的總體結(jié)構(gòu)圖。
圖2是本發(fā)明并行可分割的乘法累加單元的內(nèi)部框圖。
圖3是本發(fā)明并行可分割的乘法累加單元的部分積示意圖。
圖4是本發(fā)明并行可分割的乘法累加單元的部分積結(jié)構(gòu)圖。
圖5是本發(fā)明并行可分割的乘法累加單元的部分積內(nèi)部單元。
圖6是本發(fā)明并行可分割的乘法累加單元可分割累加器框圖。
圖7是本發(fā)明并行可分割的乘法累加單元20位累加器結(jié)構(gòu)圖。
圖8是本發(fā)明并行可分割的乘法累加單元可分割累加器內(nèi)部單元。
具體實(shí)施例方式
請參閱圖1，本發(fā)明一種并行處理的可分割的乘法累加單元，其中包括一個部分積生成單元21，一個部分積累加陣列22，一個可分割累加器23構(gòu)成；其中部分積生成單元21的輸出端連接于部分積累加陣列22的輸入端；部分積累加陣列22的輸出端連接于可分割累加器23的輸入端；利用該結(jié)構(gòu)實(shí)現(xiàn)32位、16位和8位乘法累加運(yùn)算。
其中可分割的部分積生成單元21是由32個子生成單元41構(gòu)成(如圖4)，其中子生成單元由一個與門51和一個兩輸入的選通器52構(gòu)成，其中該選通器52的輸出端接與51的一個輸入端；可分割的部分積生成單元根據(jù)不同的模式控制信號產(chǎn)生32位乘法運(yùn)算，兩個16位乘法運(yùn)算，四個8位乘法運(yùn)算的部分積。
其中可分割的累加器單元23由4個20位的累加器61構(gòu)成(圖6中)，20位累加器61由19個全加器單元71和一個可分割全加器單元72構(gòu)成，全加器單元71由一個全加器81和一個多選器82構(gòu)成(圖8中)，該多選器82的輸出端接全加器81的輸入端；可分割的乘法累加單元在模式信號控制下，可以工作在32位，16位，8位工作模式。分別完成一次80位累加運(yùn)算，兩次40位累加運(yùn)算及四次20位累加運(yùn)算。
請?jiān)賲㈤唸D1，圖1給出一種實(shí)施可分割乘法累加單元的總體結(jié)構(gòu)圖。其中11是乘法累加單元。12和13是32位的輸入端口，輸入乘數(shù)和被乘數(shù)；32位工作模式下，是一個32位的輸入；16位工作模式下，由兩個16位數(shù)拼成；8位工作模式下，由四個8位數(shù)拼成。14是一個32位的累加數(shù)輸入端口；32位工作模式下，是一個32位的輸入；16位工作模式下，由兩個16位數(shù)拼成；8位工作模式下，由四個8位數(shù)拼成。15是模式控制信號輸入端口，控制乘法累加單元是工作在32位模式、16位模式或8位模式。16是80位的結(jié)果輸出端口，32位工作模式下，輸出一個80位的乘法累加結(jié)果；16位工作模式下，輸出兩個40位乘法累加結(jié)果；8位工作模式下，輸出四個20位的乘法累加結(jié)果。
請參閱圖2，圖2是并行可分割的乘法累加單元的內(nèi)部框圖。由一個部分積生成單元21，一個部分積累加陣列22，一個可分割累加器單元23構(gòu)成。其中21是部分積生成單元，產(chǎn)生部分積，該部分積生成單元和傳統(tǒng)的部分積生成單元不同。部分積生成單元21在不同的工作模式下產(chǎn)生相應(yīng)的部分積。22是部分積累加陣列，它的輸入是部分積生成單元的輸出。把21生成的部分積累加起來，可以采用WALLCE樹壓縮或其它方式實(shí)現(xiàn)。23是可分割累加器單元，它的輸入是部分積累加陣列22的輸出。24和25是32位是乘數(shù)和被乘數(shù)輸入。26是模式控制信號。27是累加輸入。28是乘法累加結(jié)果。
圖3是并行可分割的乘法累加單元的部分積示意圖。它是部分積生成單元21的輸出。工作在32位模式下，所有的部分積是根據(jù)輸入32位數(shù)譯碼出來的值。工作在16位模式下，部分積生成單元把示意圖中未填充部分31置零，填充部分32、33生成兩個16×16的部分積。工作在8位模式下，除了藍(lán)色填充部分32，部分積生成單元把其他部分31和33置零。部分積生成譯碼可以采用BOOTH譯碼或其它任何譯碼方法。
圖4是本發(fā)明并行可分割的乘法累加單元的部分積生成單元結(jié)構(gòu)圖，它是由32個子生成單元41構(gòu)成。單元結(jié)構(gòu)見圖5。
圖5是并行可分割的乘法累加單元的部分積生成單元內(nèi)部子單元。它由一個與門51和一個兩輸入的選通器52構(gòu)成。53是被乘數(shù)的一位輸入。5是乘數(shù)的一位輸入。55是0輸入。57是選擇信號，由模式控制信號生成。58是部分積。由57控制部分積是XiYj還是零。
圖6是并行可分割的乘法累加單元可分割累加器框圖。它由4個20位的累加器61構(gòu)成。在8位、16位和32位工作模式下，分別可以獲得四個20位的累加結(jié)果，兩個40位的累加結(jié)果及一個80位的累加結(jié)果。累加器可以是超前進(jìn)位累加器或其它累加器。
圖7是本發(fā)明并行可分割的乘法累加單元20位累加器結(jié)構(gòu)圖。它由19個全加器單元71和一個可分割全加器單元72構(gòu)成?？煞指钊悠鲉卧Y(jié)構(gòu)見圖8。
圖8是并行可分割的乘法累加單元可分割累加器單元。它由一個全加器81和一個多選器82構(gòu)成。83、84是全加器的輸入。85、86分別是全加器輸出的和位和進(jìn)位位。87是上一級全加器輸入的進(jìn)位位，88是零輸入。810是模式選擇信號。這個單元放在20位累加器的第一個單元，通過它可以實(shí)現(xiàn)控制進(jìn)位鏈的作用，實(shí)現(xiàn)可分割累加的功能。
權(quán)利要求
1.一種并行處理的可分割的乘法累加單元，其特征在于，其中包括一個部分積生成單元，一個部分積累加陣列，一個可分割累加器構(gòu)成；其中部分積生成單元的輸出端連接于部分積累加陣列的輸入端；部分積累加陣列的輸出端連接于可分割累加器的輸入端；利用該結(jié)構(gòu)實(shí)現(xiàn)32位、16位和8位乘法累加運(yùn)算。
2.根據(jù)權(quán)利要求1所述的并行處理的可分割的乘法累加單元，其特征在于，其中可分割的部分積生成單元是由32個子生成單元構(gòu)成，其中子生成單元由一個與門和一個兩輸入的選通器構(gòu)成，其中該選通器的輸出端接與門的一個輸入端；可分割的部分積生成單元根據(jù)不同的模式控制信號產(chǎn)生32位乘法運(yùn)算，兩個16位乘法運(yùn)算，四個8位乘法運(yùn)算的部分積。
3.根據(jù)權(quán)利要求1所述的并行處理的可分割的乘法累加單元，其特征在于，其中可分割的累加器單元由4個20位的累加器構(gòu)成，20位累加器由19個全加器單元和一個可分割全加器單元構(gòu)成，全加器單元由一個全加器和一個多選器構(gòu)成，該多選器的輸出端接全加器的輸入端；可分割的乘法累加單元在模式信號控制下，可以工作在32位，16位，8位工作模式。分別完成一次80位累加運(yùn)算，兩次40位累加運(yùn)算及四次20位累加運(yùn)算。
全文摘要
本發(fā)明一種并行處理的可分割的乘法累加單元，其特征在于，其中包括一個部分積生成單元，一個部分積累加陣列，一個可分割累加器構(gòu)成；其中部分積生成單元的輸出端連接于部分積累加陣列的輸入端；部分積累加陣列的輸出端連接于可分割累加器的輸入端；利用該結(jié)構(gòu)實(shí)現(xiàn)32位、16位和8位乘法累加運(yùn)算。
文檔編號G06F7/38GK1584821SQ03153649
公開日2005年2月23日 申請日期2003年8月19日 優(yōu)先權(quán)日2003年8月19日
發(fā)明者姜小波, 陳杰 申請人:中國科學(xué)院微電子中心